{"status":"available","ecli":"ECLI:DE:BPatG:2023:070323U2Ni23.22EP.0","court":"BPatG","senate":"2. Senat","decided":"2023-03-07","aktenzeichen":"2 Ni 23/22","doktyp":"Urteil","leitsatz":null,"text_plain":"BUNDESPATENTGERICHT\n\nIM NAMEN DES VOLKES\n\nURTEIL\n\n2 Ni 23/22 (EP) Verkündet am\nverbunden mit 07. März 2024\n2 Ni 30/22 (EP)\n\n(Aktenzeichen)\n\nIn Patentnichtigkeitssache\n…\n\nECLI:DE:BPatG:2024:070324U2Ni23.22EP.0\n\nbetreffend das europäische Patent EP 2 454 735\n(DE 60 2010 066 109)\n\nhat der 2. Senat (Nichtigkeitssenat) des Bundespatentgerichts auf Grund der\nmündlichen Verhandlung vom 7. März 2024 unter Mitwirkung der Vorsitzenden\nRichterin Hartlieb sowie der Richter Dipl.-Phys. Dr. rer. nat. Friedrich, Dipl.-Phys.\nDr. rer. nat. Zebisch, Dr. Himmelmann und Dr.-Ing. Kapels für Recht erkannt:\n\nI. Das europäische Patent EP 2 454 735 wird mit Wirkung für das\nHoheitsgebiet der Bundesrepublik Deutschland in vollem Umfang für\nnichtig erklärt.\n\nII. Die Kosten des Rechtsstreits trägt die Beklagte.\n\nIII. Das Urteil ist gegen Sicherheitsleistung in Höhe von 120 % des zu\nvollstreckenden Betrages vorläufig vollstreckbar.\n\nTatbestand\n\nDie Beklagte ist Inhaberin des auch mit Wirkung für die Bundesrepublik\nDeutschland erteilten und am 1. Juli 2010 in der Verfahrenssprache Englisch\ninternational angemeldeten europäischen Patents EP 2 454 735, das die\nBezeichnung „SYSTEM AND METHOD UTILIZING DISTRIBUTED BYTE-WISE\nBUFFERS ON A MEMORY MODULE“ („SYSTEM UND VERFAHREN MIT\nVERTEILTEN BYTE-WEISEN PUFFERN AUF EINEM SPEICHERMODUL“) trägt\nund die Prioritäten US 504131 vom 16. Juli 2009 und US 761179 vom\n15. April 2010 in Anspruch nimmt. Es wird vom Deutschen Patent- und Markenamt\nunter der Nummer DE 60 2010 066 109.1 geführt. Der Veröffentlichungstag der mit\nder EP 2 454 735 B1 (Streitpatentschrift) publizierten Patenterteilung ist der\n9. Dezember 2020.\n\nDas Streitpatent umfasst den unabhängigen Vorrichtungsanspruch 1, den\nunabhängigen Verfahrensanspruch 13 und die abhängigen Ansprüche 2 bis 12\nsowie 14 bis 15.\n\nDie Klägerinnen begehren die Nichtigerklärung des deutschen Teils des\nStreitpatents in vollem Umfang. Die Beklagte verteidigt das Streitpatent\nunbeschränkt und hilfsweise beschränkt mit 14 Hilfsanträgen.\n\nDie Klägerinnen stützen ihre Klage auf den Nichtigkeitsgrund der mangelnden\nPatentfähigkeit mit Blick auf fehlende Neuheit und fehlende erfinderische Tätigkeit\nund den Nichtigkeitsgrund der fehlenden ursprünglichen Offenbarung.\n\nZur Stützung ihres Vorbringens hat die Klägerin 1 die folgenden Dokumente\ngenannt:\nNK1 Verletzungsklageschrift der Beklagten gegen die M…, Inc. (USA) und die\nM…(Deutschland) GmbH, M…, an das LG D……vom 31. März 2022;\nNK2 EP 2 454 735 B1 (Streitpatentschrift);\nNK3 WO 2011/008580 A1;\nNK4 US 12/504,131;\nNK5 US 12/761,179;\nNK6 DPMA, Registerauszug zum Aktenzeichen 60 2010 066 109.1, Stand am\n31. August 2022 (letzte Aktualisierung in DPMAregister am 5. Januar\n2022);\nNK7 LG M… I (7. Zivilkammer), Endurteil vom 31. Januar 2019 – 7 O 10137/17;\nNK8 DE 20 2010 018 501 U1;\nNK9 DPMA (20 2010 018 501.7), Beschluss vom 28. Mai 2019;\nNK10 JEDEC Solid State Technology Association, JEDEC Standard JESD79- 2B,\n„DDR2 SDRAM Specification“;\nNK11 US 2006/0277355 A1;\nNK12 US 7,024,518 B2;\nNK13 US 2009/0248969 A1;\nNK14a Merkmalsgliederung der Ansprüche 1–15 des Streitpatents – Englisch;\n\nNK14b Merkmalsgliederung des Anspruchs 1 – deutsche Übersetzung;\nNK15 Wikipedia „Data buffer“, last edited on 24 June 2009, at 20:26 (UTC);\nNK16 Wikipedia „Power-on self-test“,\nhttps://en.wikipedia.org/w/index.php?title=Power-on_selftest&oldid=301955093;\nNK17 Wikipedia „Serial presence detect“,\nhttps://en.wikipedia.org/w/index.php?title=Serial_presence_detect&oldid=30\n2285905.\n\nZur Stützung ihres Vorbringens hat die Klägerin 2 die folgenden Dokumente\ngenannt:\nQE 1 Verletzungsklageschrift der Beklagten u. a. gegen G…Limited (Irland),\nG…GmbH, Hamburg, und G…LLC (USA) an das LG D…… vom 26. Juli\n2022;\nQE 2 Nichtigkeitsklageschrift der Klägerinnen 3 und 4 (2 Ni 30/22 (EP)) vom\n28. Oktober 2022 an das BPatG;\nQE 3 Gegenüberstellung des Anspruchs 1 in erteilter Fassung mit Anspruch 1\nder Ursprungsanmeldung, WO 2011/008580 A1 (NK3);\nQE 4 US 7,464,225 B2.\n\nZur Stützung ihres Vorbringens haben die Klägerinnen 3 und 4 die folgenden\nDokumente genannt:\nSP1 EP 2 454 735 B1 (Streitpatentschrift);\nSP2 WO 2011/008580 A1;\nSP3 US 12/504,131;\nSP4 US 12/761,179;\nSP5 DPMA, Registerauszug zum Aktenzeichen 60 2010 066 109.1, Stand am\n28. Oktober 2022 (letzte Aktualisierung in DPMAregister am 15. Oktober\n2022);\nSP6 Verletzungsklageschrift der Beklagten gegen die Klägerinnen 3 und 4 an\ndas LG D……vom 3. Juni 2022;\nSP6a Schriftsatz der Beklagten an das LG D… … vom 1. Juni 2023;\nSP6b Merkmalsgliederung EP 2 454 735 (Streitpatent), Anspruch 1;\n\nSP7 Merkmalsgliederung des Patentanspruchs 1 des Streitpatents in deutscher\nSprache und in der erteilten englischsprachigen Fassung.\nZP1 US 2006/0277355 A1;\nZP2 Bruce Jacob et al., „Memory Systems. Cache, DRAM, Disk“, Elsevier Inc.\n2008, ISBN: 978-0-12-379751-3, Seiten 315-352, 377-456;\nZP3 JEDEC STANDARD JESD79F Double Data Rate (DDR) SDRAM, Februar\n2008, JEDEC Solid State Technology Association;\nZP4 U. Tietze, Ch. Schenk, „Halbleiter-Schaltungstechnik“, 6. Auflage, ISBN: 3-\n540-12488-8, Springer-Verlag, 1983, Seite 634-637;\nZP5 Harold S. Stone, „Microcomputer Interfacing“, Addison-Wesley Publishing\nCompany, Inc., 1982, ISBN-0-201-07403-6, Seiten 126-160;\nZP6 Paul Horowitz / Winfield Hill, „The Art of Electronics“, 2. Auflage, Cambridge\nUniversity Press, 1989, ISBN 0 521 37095 7 hardback, Seite 471-490;\nZP7 US 7,024,518 B2;\nZP8 JEDEC STANDARD JESD79-2A DDR2 SDRAM SPECIFICATION, Januar\n2004, JEDEC Solid State Technology Association;\nZP9 US 2009/0248969 A1;\nZP10 = ZP4;\nZP11 US 7,532,537 B2;\nZP12 WO 2008/063251 A2.\n\nDie Klägerinnen stellen den Antrag,\ndas europäische Patent EP 2 454 735 mit Wirkung für das Hoheitsgebiet der\nBundesrepublik Deutschland in vollem Umfang für nichtig zu erklären.\n\nDie Beklagte stellt zuletzt den Antrag,\ndie Klagen abzuweisen\nhilfsweise\ndas europäische Patent EP 2 454 735 unter Klageabweisung im Übrigen mit\nWirkung für das Hoheitsgebiet der Bundesrepublik Deutschland insoweit für\nnichtig zu erklären, als seine Ansprüche über die Fassung eines der\nHilfsanträge 1 bis 11 jeweils vom 3. Juli 2023, des Hilfsantrages 12 vom\n12. Februar 2024 und der Hilfsanträge 13 und 14 jeweils vom 7. März 2024\n\n– in dieser Reihenfolge – hinausgehen.\n\nDie Beklagte erklärt in der mündlichen Verhandlung vom 7. März 2024, dass sie\ndie Patentansprüche gemäß Hauptantrag und Hilfsanträgen jeweils als\ngeschlossenen Anspruchssatz ansieht, der insgesamt beansprucht wird.\n\nDie Beklagte überreicht in der mündlichen Verhandlung vom 7. März 2024 dem\nSenat die Hilfsanträge 13 und 14 und den Klägerinnen Kopien dieser Hilfsanträge.\n\nDie Klägerin 1 rügt in der mündlichen Verhandlung vom 7. März 2024 die\nHilfsanträge 13 und 14 der Beklagten als verspätet.\n\nDie Beklagte tritt der Argumentation der Klägerinnen in allen wesentlichen Punkten\nentgegen und vertritt die Auffassung, dass die erteilten Ansprüche neu seien, auf\neiner erfinderischen Tätigkeit beruhen würden und ursprünglich offenbart seien.\nDas Streitpatent sei jedenfalls in der Fassung eines der Hilfsanträge patentfähig.\n\nDer erteilte Patentanspruch 1 lautet in der Verfahrenssprache Englisch gemäß\nEP 2 454 735 B1 (mit Merkmalsgliederung des Senats):\n1. A memory module (402, 402') operable in a computer system with a\nmemory controller (420),\n1.1 the computer system including a set of control signal lines (440, 440')\nand first number of data signal lines (450, 450') between the memory\nmodule (402, 402') and the memory controller,\n1.1.1 the first number of data signal lines (450, 450') including a second\nnumber of sets of data signal lines (450, 450'),\n1.1.2 each set of data signal lines (450, 450') for conducting an 8-bit section\nof each data signal between the memory module (402, 402') and the\nmemory controller,\n\n1.2 the memory module (402, 402') comprising:\n1.2.1 a module board (410, 410') configured to be coupled to the memory\ncontroller (420) via the set of control signal lines (440, 440') and the first\nnumber of data signal lines (450, 450'),\n1.2.2 the module board (410, 410') being mountable in a module slot of the\ncomputer system and having an edge connector comprising a plurality\nof electrical contacts which are positioned on an edge of the module\nboard (410, 410') and are positioned to be releasably coupled to\ncorresponding contacts of a computer system socket;\n1.2.3 a plurality of memory devices (412, 412') coupled to the module board\n(410, 410') and arranged in multiple ranks,\n1.2.3.1 each rank of the multiple ranks having a bit width equal to a bit width of\nthe memory module (402, 402');\n1.2.4 a module controller (430, 430') coupled to the module board (410, 410')\nand configured\n1.2.4.1 to receive input control signals for a read or write operation from the\nmemory controller (420) via the set of control signal lines (440, 440')\nand\n1.2.4.2 to output first module control signals based on the input control signals,\n1.2.4.3 the read or write operation being targeted at a specific one of the\nmultiple ranks;\n1.2.5 and second number of load-reducing circuits (416, 416') coupled to the\nmodule board (410, 410') and configured to receive the first module\ncontrol signals,\n1.2.5.1 each respective one of the second number of load-reducing circuits\n(416, 416') being coupled to a respective set of the second number of\nsets of data signal lines (450, 450') and\n1.2.5.2 to at least one respective memory device (412, 412') in each of the\nmultiple ranks,\n1.2.5.3 the second number of load-reducing circuits (416, 416') being disposed\non the module board (410, 410') at respective positions corresponding\nto respective sets of the second number of sets of data signal lines\n(450, 450'); and\n\n1.2.5.4 wherein the each respective one of the load-reducing circuits (416,\n416') includes data paths and logic (502) controlling the data paths in\nresponse to the first module control signals\n1.2.5.4.1so that the second number of load-reducing circuits (416, 416') actively\ndrive a data signal corresponding to the read or write operation between\nthe specific one of the multiple ranks on the memory module (402, 402')\nand the memory controller, and\n1.2.5.4.2wherein the first module control signals indicate a direction of data flow.\n\nDer erteilte Patentanspruch 1 lautet in der Verfahrenssprache Deutsch gemäß\nEP 2 454 735 B1 (mit Merkmalsgliederung des Senats):\n1. Speichermodul (402, 402’), das in einem Computersystem mit einem\nSpeichercontroller (420) betrieben werden kann, wobei\n1.1 das Computersystem einen Satz von Steuersignalleitungen (440, 440’)\nund eine erste Anzahl von Datensignalleitungen (450, 450’) zwischen\ndem Speichermodul (402, 402’) und dem Speichercontroller\neinschließt, wobei\n1.1.1 die erste Anzahl von Datensignalleitungen (450, 450’) eine zweite\nAnzahl von Sätzen von Datensignalleitungen (450, 450’) einschließt,\n1.1.2 jeder Satz von Datensignalleitungen (450, 450’) zum Leiten eines 8-Bit-Abschnitts von jedem Datensignal zwischen dem Speichermodul (402,\n402’) und dem Speichercontroller, wobei\n1.2 das Speichermodul (402, 402’) Folgendes aufweist:\n1.2.1 eine Modul-Leiterplatte (410, 410’), die dazu konfiguriert ist, mit dem\nSpeichercontroller (420) über den Satz von Steuersignalleitungen (440,\n440’) und die erste Anzahl von Datensignalleitungen (450, 450’)\ngekoppelt zu sein, wobei\n1.2.2 die Modul-Leiterplatte (410, 410’) in einem Modulschlitz des\nComputersystems anbringbar ist und einen Randstecker hat, der eine\nVielzahl von elektrischen Kontakten aufweist, die an einem Rand der\nModul-Leiterplatte (410, 410’) positioniert sind und dazu positioniert\nsind, lösbar mit korrespondierenden Kontakten eines\nComputersystemsockels gekoppelt zu werden;\n\n1.2.3 eine Vielzahl von Speichervorrichtungen (412, 412’), die mit der Modul-Leiterplatte (410, 410’) gekoppelt sind und in mehreren Reihen\nangeordnet sind, wobei\n1.2.3.1 jede Reihe von den mehreren Reihen eine Bitbreite hat, die gleich groß\nwie eine Bitbreite des Speichermoduls (402, 402’) ist;\n1.2.4 einen Modulcontroller (430, 430’), der mit der Modul-Leiterplatte (410,\n410’) gekoppelt ist und dazu konfiguriert ist,\n1.2.4.1 Eingangssteuersignale für eine Lese- oder Schreiboperation von dem\nSpeichercontroller (420) über den Satz von Steuersignalleitungen (440,\n440’) zu empfangen und\n1.2.4.2 erste Modulsteuersignale auf der Basis der Eingangssteuersignale\nauszugeben,\n1.2.4.3 wobei die Lese- oder Schreiboperation auf eine bestimmte von den\nmehreren Reihen abgezielt ist;\n1.2.5 und eine zweite Anzahl von lastreduzierenden Schaltungen (416, 416’),\ndie mit der Modul-Leiterplatte (410, 410’) gekoppelt sind und dazu\nkonfiguriert sind, die ersten Modulsteuersignale zu empfangen, wobei\n1.2.5.1 jede jeweilige eine von der zweiten Anzahl von lastreduzierenden\nSchaltungen (416, 416’) mit einem jeweiligen Satz von der zweiten\nAnzahl von Sätzen von Datensignalleitungen (450, 450’) und\n1.2.5.2 mit wenigstens einer jeweiligen Speichervorrichtung (412, 412’) in jeder\nvon den mehreren Reihen gekoppelt ist, wobei\n1.2.5.3 die zweite Anzahl von lastreduzierenden Schaltungen (416, 416’) auf\nder Modul-Leiterplatte (410, 410’) an jeweiligen Positionen angeordnet\nist, die jeweiligen Sätzen von der zweiten Anzahl von Sätzen von\nDatensignalleitungen (450, 450’) entsprechen; und\n1.2.5.4 wobei die jede jeweilige eine von den lastreduzierenden Schaltungen\n(416, 416’) Datenpfade und eine Logik (502) zum Steuern der\nDatenpfade in Reaktion auf die ersten Modulsteuersignale einschließt,\n1.2.5.4.1so dass die zweite Anzahl von lastreduzierenden Schaltungen (416,\n416’) aktiv ein Datensignal, das der Lese- oder Schreiboperation\nentspricht, zwischen der bestimmten einen von den mehreren Reihen\nauf dem Speichermodul (402, 402’) und dem Speichercontroller treibt,\n\nund\n1.2.5.4.2wobei die ersten Modulsteuersignale eine Richtung eines Datenflusses\nangeben.\n\nDer erteilte Patentanspruch 13 lautet in der Verfahrenssprache Englisch gemäß\nEP 2 454 735 B1 (mit Merkmalsgliederung des Senats):\n13. A method of operating a memory module (402, 402') coupled to a\nmemory controller (420)\n13.1 via a plurality of signal lines, including a set of control signal lines (440,\n440') and first number of data signal lines (450, 450') between the\nmemory module (402, 402') and the memory controller,\n13.1.1 the first number of data signal lines (450, 450') including a second\nnumber of sets of data signal lines (450, 450'),\n13.1.2 each set of data signal lines (450, 450') for conducting an 8-bit section\nof each data signal between the memory module (402, 402') and the\nmemory controller,\n13.2 the memory module (402, 402') comprising\n13.2.3 a plurality of memory devices (412, 412') arranged in multiple ranks,\n13.2.3.1 each rank of the multiple ranks having a bit width equal to a bit width of\nthe memory module (402, 402'),\n13.2.4 a module controller (430, 430'),\n13.2.5 and a second number of load-reducing circuits (416, 416'), the method\ncomprising:\n13.2.4.1 receiving at the module controller (430, 430') input control signals for a\nread or write operation from the memory controller (420) via the set of\ncontrol signal lines (440, 440');\n13.2.4.2 generating at the module controller (430, 430') first module control\nsignals based on the input control signals,\n13.2.4.3 the read or write operation being targeted at a specific one of the\nmultiple ranks;\n13.2.5’ receiving at the second number of load-reducing circuits (416, 416') the\nfirst module control signals,\n13.2.5.3 wherein to second number of load-reducing circuits (416, 416') is\n\ndistributed across the memory module (402, 402') at respective\npositions corresponding to respective sets of the second number of sets\nof data signal lines (450, 450'),\n13.2.5.1 each respective one of the second number of load-reducing circuits\n(416, 416') being coupled to a respective set of the second number of\nsets of data signal lines (450, 450') and\n13.2.5.2 to at least one respective memory device (412, 412') in each of the\nmultiple ranks,\n13.2.5.4 and wherein the each respective one of the load-reducing circuits (416,\n416') includes data paths and logic (502) controlling the data paths in\nresponse to the first module control signals\n13.2.5.4.1 so that the second number of load-reducing circuits (416, 416')\nactively drive a data signal corresponding to the read or write operation\nbetween the specific one of the multiple ranks on the memory module\n(402, 402') and the memory controller, and\n13.2.5.4.2 wherein the first module control signals indicate a direction of data\nflow.\n\nDer erteilte Patentanspruch 13 lautet in der Verfahrenssprache Deutsch gemäß\nEP 2 454 735 B1 (mit Merkmalsgliederung des Senats):\n13. Verfahren zum Betreiben eines Speichermoduls (402, 402’), das mit\neinem Speichercontroller (420)\n13.1 über eine Vielzahl von Signalleitungen gekoppelt ist, die einen Satz von\nSteuersignalleitungen (440, 440’) und eine erste Anzahl von\nDatensignalleitungen (450, 450’) zwischen dem Speichermodul (402,\n402’) und dem Speichercontroller einschließen,\n13.1.1 wobei die erste Anzahl von Datensignalleitungen (450, 450’) eine\nzweite Anzahl von Sätzen von Datensignalleitungen (450, 450’)\neinschließt,\n13.1.2 jeder Satz von Datensignalleitungen (450, 450’) zum Leiten eines 8-Bit-Abschnitts von jedem Datensignal zwischen dem Speichermodul (402,\n402’) und dem Speichercontroller,\n13.2 wobei das Speichermodul (402, 402’)\n\n13.2.3 eine Vielzahl von Speichervorrichtungen (412, 412’), die in mehreren\nReihen angeordnet sind, wobei\n13.2.3.1 jede Reihe von den mehreren Reihen eine Bitbreite hat, die gleich groß\nwie eine Bitbreite des Speichermoduls (402, 402’) ist,\n13.2.4 einen Modulcontroller (430, 430’)\n13.2.5 und eine zweite Anzahl von lastreduzierenden Schaltungen (416, 416’)\naufweist, wobei das Verfahren die folgenden Schritte umfasst:\n13.2.4.1 Empfangen, an dem Modulcontroller (430, 430’), von\nEingangssteuersignalen für eine Lese- oder Schreiboperation von dem\nSpeichercontroller (420) über den Satz von Steuersignalleitungen (440,\n440’);\n13.2.4.2 Erzeugen, an dem Modulcontroller (430, 430’), von ersten\nModulsteuersignalen auf der Basis der Eingangssteuersignale,\n13.2.4.3 wobei die Lese- oder Schreiboperation auf eine bestimmte von den\nmehreren Reihen abgezielt ist;\n13.2.5‘ Empfangen, an der zweiten Anzahl von lastreduzierenden Schaltungen\n(416, 416’), der ersten Modulsteuersignale,\n13.2.5.3 wobei die zweite Anzahl von lastreduzierenden Schaltungen (416, 416’)\nquer über das Speichermodul (402, 402’) an jeweiligen Positionen\nverteilt ist, die jeweiligen Sätzen von der zweiten Anzahl von Sätzen\nvon Datensignalleitungen (450, 450’) entsprechen,\n13.2.5.1 wobei jede jeweilige eine von der zweiten Anzahl von lastreduzierenden\nSchaltungen (416, 416’) mit einem jeweiligen Satz von der zweiten\nAnzahl von Sätzen von Datensignalleitungen (450, 450’) und\n13.2.5.2 mit mindestens einer jeweiligen Speichervorrichtung (412, 412’) in jeder\nvon den mehreren Reihen gekoppelt ist,\n13.2.5.4 und wobei jede jeweilige eine von den lastreduzierenden Schaltungen\n(416, 416’) Datenpfade und eine Logik (502) einschließt, die die\nDatenpfade in Reaktion auf die ersten Modulsteuersignale so steuert,\n13.2.5.4.1 dass die zweite Anzahl von lastreduzierenden Schaltungen (416,461’)\naktiv ein Datensignal, das der Lese- oder Schreiboperation entspricht,\nzwischen der bestimmten einen von den mehreren Reihen auf dem\nSpeichermodul (402, 402’) und dem Speichercontroller treibt, und\n\n13.2.5.4.2 wobei die ersten Modulsteuersignale eine Richtung eines\nDatenflusses angeben.\n\nDer Anspruch 1 des Hilfsantrags 1 vom 3. Juli 2023 ergibt sich aus dem erteilten\nAnspruch 1 (Hauptantrag), indem die folgenden Merkmale geändert bzw.\naufgenommen wurden (Änderungen sind unter- bzw. durchgestrichen):\n1.3HA1 wherein, when the memory controller (420) executes a read or write\noperation, the read or write operation is targeted at a specific one of the\nmultiple ranks of the memory module (402, 402’);\n[…]\n1.2.4.1 HA1 to receive input control signals for a the read or write operation from\nthe memory controller (420) via the set of control signal lines (440, 440’)\nand\n[…]\n1.2.4.3 HA1 the read or write operation being targeted at a the specific one of the\nmultiple ranks;\n[…]\n1.2.5.2 HA1 to at least one respective memory device (412, 412’) in each of the\nmultiple ranks via a respective set of module data lines (452, 452’),\n[…]\n1.2.6 HA1 wherein each module data line (452, 452’) of the respective set of\nmodule data lines (452, 452’) is connected to a respective memory\ndevice (412, 412’) in each of the multiple ranks, such that each data\nsignal line (450, 450’) of the respective set of the second number of\nsets of data signal lines (450, 450’) and a corresponding module data\nline (452, 452’) of the respective set of module data lines (452, 452’)\ncarry data from the memory controller (420) through the respective\nload-reducing circuit (416, 416’) to the respective memory device (412,\n412’) in each of the multiple ranks;\n\nDer Anspruch 1 des Hilfsantrags 2 vom 3. Juli 2023 enthält neben sämtlichen\nMerkmalen des Anspruchs 1 von Hilfsantrag 1 noch die folgenden zusätzlichen\nMerkmale:\n\n1.2.4.1.1HA2 wherein the input control signals comprise chip-select signals\nfor selecting the specific one of the multiple ranks;\n1.2.4.1.2HA2 the module controller (430, 430’) is further configured to register\nthe input control signals including the chip-select signals, and to\ntransmit registered control signals including registered chip-select\nsignals to the plurality of memory devices (412, 412’) via registered\ncontrol lines (442, 442’) to activate the specific one of the multiple ranks\nto perform the read or write operation;\n\nDer Anspruch 1 des Hilfsantrags 3 vom 3. Juli 2023 ergibt sich aus dem erteilten\nAnspruch 1 (Hauptantrag), indem einige Merkmale des Anspruchs 1 des\nHilfsantrags 1 (Merkmale 1.3 HA1, 1.2.4.1 HA1 und 1.2.4.3 HA1), sowie die folgenden\nweiteren Merkmale aufgenommen wurden (Änderungen sind unter- bzw.\ndurchgestrichen):\n1.2.4.1.1HA3 wherein the input control signals comprise column address\nsignals for accessing a particular column in the specific one of the\nmultiple ranks;\n1.2.4.1.2HA3 the module controller (430, 430’) is further configured to register\nthe input control signals including the column address signals, and to\ntransmit registered control signals including registered column address\nsignals to the plurality of memory devices (412, 412’) via registered\ncontrol lines (442, 442’) to access the particular column in the specific\none of the multiple ranks;\n[…]\n1.2.7 HA3 and wherein the memory module (402, 402’) is further configured to\ncontrol operation of the second number of load-reducing circuits (416,\n416’) by using a column address strobe, CAS, latency,\n1.2.7.1 HA3 wherein the CAS latency is a delay time which elapses between the\nmoment the memory controller (420) informs the memory module (402,\n402’) to access the particular column in the specific one of the multiple\nranks and the moment the data for or from the particular column is on\noutput pins of the specific one of the multiple ranks.\n\nDer Anspruch 1 des Hilfsantrags 4 vom 3. Juli 2023 ergibt sich aus dem Anspruch 1\ndes Hilfsantrags 3, indem die Merkmale 1.2.5.2 HA1 und 1.2.6 HA1 des Hilfsantrags 1\naufgenommen wurden.\n\nDer Anspruch 1 des Hilfsantrags 5 vom 3. Juli 2023 ergibt sich aus dem Anspruch\n1 des Hilfsantrags 2, indem das folgende Merkmal 1.2.5.5HA5 aufgenommen wurde:\n1.2.5.5 HA5 wherein the each respective load-reducing circuit (416, 416’) presents\na reduced load such that, during a write operation, the memory\ncontroller (420) sees a single memory device load from the memory\nmodule (402, 402’) on each of the first number of data signal lines (450,\n450’)\n\nDer Anspruch 1 des Hilfsantrags 6 vom 3. Juli 2023 ergibt sich aus dem Anspruch\n1 des Hilfsantrags 2, indem das folgende Merkmal 1.2.4.4HA6 aufgenommen wurde:\n1.2.4.4 HA6 wherein the module controller (430, 430’) is further configured to\noutput the first module control signals to the second number of loadreducing circuits (416, 416’) in accordance with a column address\nstrobe, CAS, latency parameter, and to control the timing of the data\nsignals corresponding to the read or write operation in the second\nnumber of load-reducing circuits (416, 416’) in accordance with the CAS\nlatency parameter\n\nDer Anspruch 1 des Hilfsantrags 7 vom 3. Juli 2023 ergibt sich aus dem Anspruch 1\ndes Hilfsantrags 1, indem das Merkmal 1.2.5.5 HA5 des Hilfsantrags 5 und das\nMerkmal 1.2.4.4HA6 des Hilfsantrags 6 aufgenommen wurden.\n\nDer Anspruch 1 des Hilfsantrags 8 vom 3. Juli 2023 ergibt sich aus dem erteilten\nAnspruch 1 (Hauptantrag), indem einige Merkmale des Anspruchs 1 des\nHilfsantrags 1 (Merkmale 1.3 HA1, 1.2.4.1HA1 und 1.2.4.3 HA1), einige Merkmale des\nAnspruchs 1 des Hilfsantrags 2 (Merkmale 1.2.4.1.1 HA2 und 1.2.4.1.2 HA2), sowie\ndas Merkmal 1.2.5.5HA5 des Hilfsantrags 5 und das Merkmal 1.2.4.4 HA6 des\nHilfsantrags 6 aufgenommen wurden.\n\nDer Anspruch 1 des Hilfsantrags 9 vom 3. Juli 2023 ergibt sich aus dem Anspruch\n1 des Hilfsantrags 5, indem das Merkmal 1.2.4.4 HA6 des Hilfsantrags 6, sowie die\nfolgenden weiteren Merkmale aufgenommen wurden:\n1.2.7 HA9 wherein the memory module (402, 402’) is one of a plurality of memory\nmodules (402, 402’), each of the plurality of memory modules (402,\n402’) is coupled to the memory controller (420) via the set of control\nsignal lines (440, 440’) and the first number of data signal lines (450,\n450’);\n1.2.7.1 HA9 wherein when the memory controller (420) executes read or write\noperations, each specific operation is targeted to a specific memory\nmodule (402, 402’) of the plurality of memory modules, and\n1.2.7.2 HA9 wherein the load-reducing circuits (416) on the memory module (402,\n402’) are disabled when data is driven between the memory controller\nand another memory module (402, 402’) of the plurality of memory\nmodules (402, 402’).\n\nDer Anspruch 1 des Hilfsantrags 10 vom 3. Juli 2023 ergibt sich aus dem erteilten\nAnspruch 1 (Hauptantrag), indem einige Merkmale des Anspruchs 1 des\nHilfsantrags 1 (Merkmale 1.3 HA1, 1.2.4.1HA1 und 1.2.4.3HA1), sowie das Merkmal\n1.2.5.5 HA5 des Hilfsantrags 5 und das Merkmal 1.2.4.4HA6 des Hilfsantrags 6\naufgenommen wurden. Somit entspricht der Anspruch 1 des Hilfsantrags 10 dem\nAnspruch 1 des Hilfsantrag 8 unter Streichung der Merkmale 1.2.4.1.1 HA2 und\n1.2.4.1.2HA2.\n\nDer Anspruch 1 des Hilfsantrags 11 vom 3. Juli 2023 ergibt sich aus dem Anspruch\n1 des Hilfsantrags 2, indem die folgenden Merkmale aufgenommen wurden\n(Änderungen sind unter- bzw. durchgestrichen):\n1.2.5.4 HA11 wherein the each respective one of the load-reducing circuits\n(416, 416’) includes respective data paths and respective logic (502)\ncontrolling the data paths in response to the first module control signals\n[…]\n1.2.5.4.3HA11 wherein the respective data paths include respective read data\npaths and respective write data paths,\n\n1.2.5.4.3.1 HA11 the respective read data paths including first buffers (508) and\nsecond buffers (509),\n1.2.5.4.3.2 HA11 the respective write data paths including third buffers (503) and\nfourth buffers (504),\n1.2.5.4.4HA11 wherein the respective logic (502) is configurable to control at\nleast the second buffers (509) and the fourth buffers (504), and wherein\nat least the second buffers (509) and the fourth buffers (504) are tristate\nbuffers;\n1.2.5.6 HA11 wherein the each respective load-reducing circuit (416, 416’) is\nfurther configurable to,\n1.2.5.6.1HA11 in the case of the read or write operation being a read operation,\nreceive through the first buffers (508) a first data signal for the read\noperation from the at least one respective memory device (412, 412’) in\nthe specific one of the multiple ranks, and to drive a second data signal\nfor the read operation through the second buffers (509) to the memory\ncontroller, and,\n1.2.5.6.2HA11 in the case of the read or write operation being a write\noperation, receive a third data signal for the write operation from the\nmemory controller through the third buffers (503), and to drive a fourth\ndata signal through the fourth buffers (504) to the at least one\nrespective memory device (412, 412’) in the specific one of the multiple\nranks.\n\nDer Anspruch 1 des Hilfsantrags 12 vom 12. Februar 2024 ergibt sich aus dem\nAnspruch 1 des Hilfsantrags 11, indem die Merkmale 1.2.5.4.3.1 HA11 und\n1.2.5.4.3.2 HA11 durch die folgenden Merkmale ersetzt wurden:\n1.2.5.4.3.1 HA12 each of the respective read data paths including a first buffer\n(508), a second buffer (509), and a first signal path between the first\nbuffer (508) and the second buffer (509),\n1.2.5.4.3.2 HA12 each of the respective write data paths including a third buffer\n(503), a fourth buffer (504), and a second signal path between the third\nbuffer (503) and the fourth buffer (504),\n1.2.5.4.3.3 HA12 wherein the first signal path and the second signal path do not\n\nintersect;\n\nDer Anspruch 1 des Hilfsantrags 13 vom 7. März 2024 ergibt sich aus dem erteilten\nAnspruch 1 (Hauptantrag), indem einige Merkmale des Anspruchs 1 des\nHilfsantrags 1 (Merkmale 1.3 HA1, 1.2.4.1HA1 und 1.2.4.3 HA1), einige Merkmale des\nAnspruchs 1 des Hilfsantrags 2 (Merkmale 1.2.4.1.1 HA2 und 1.2.4.1.2 HA2), sowie\ndas Merkmal 1.2.5.5HA5 des Hilfsantrags 5 aufgenommen wurden. Somit entspricht\nder Anspruch 1 des Hilfsantrags 13 dem Anspruch 1 des Hilfsantrag 8 unter\nStreichung des Merkmals 1.2.4.4HA6.\n\nDer Anspruch 1 des Hilfsantrags 14 vom 7. März 2024 ergibt sich aus dem erteilten\nAnspruch 1 (Hauptantrag), indem das Merkmal 1.2.5.5 HA5 des Hilfsantrags 5 ohne\ndie Bezugszeichen (416, 416‘) aufgenommen wurde.\n\nWegen der weiteren Einzelheiten wird auf den Akteninhalt verwiesen.\n\nEntscheidungsgründe\n\nDie Klagen, mit denen der Nichtigkeitsgrund der fehlenden Patentfähigkeit nach Art. II\n§ 6 Abs. 1 Satz 1 Nr. 1 IntPatÜG, Art. 138 Abs. 1 lit. a) EPÜ i. V. m. Art. 52, 54 und 56\nEPÜ und der Nichtigkeitsgrund der unzureichenden Offenbarung nach Art. II § 6 Abs. 1\nSatz 1 Nr. 2 IntPatÜG, Art. 138 Abs. 1 lit. b) EPÜ i. V. m. Art. 83 EPÜ geltend gemacht\nwerden, sind gemäß § 81 PatG zulässig.\n\nDie Klagen sind auch begründet. Das Streitpatent ist für nichtig zu erklären, weil es weder\nin der erteilten Fassung nach Hauptantrag noch in der Fassung eines der Hilfsanträge\nBestand hat.\n\nI.\n\nDie Hilfsanträge 13 und 14 der Beklagten jeweils vom 7. März 2024 waren trotz Rüge\nder Klägerin 1 nicht als verspätet nach § 83 Abs. 4 Satz 1 PatG zurückzuweisen.\n\nDamit ist über die Verteidigung des Streitpatents auch im Hinblick auf die Hilfsanträge\n13 und 14 jeweils vom 7. März 2024 in der Sache zu entscheiden.\n\nGemäß § 83 Abs. 4 Satz 1 PatG kann das Patentgericht zwar eine Verteidigung des\nBeklagten mit einer geänderten Fassung des Patents zurückweisen und bei seiner\nEntscheidung unberücksichtigt lassen. Hierfür ist es aber stets erforderlich, dass dieser\nVortrag tatsächliche oder rechtliche Fragen aufkommen lässt, die in der mündlichen\nVerhandlung nicht oder nur mit unverhältnismäßigem Aufwand zu klären sind (vgl.\nBegründung zum Entwurf eines Gesetzes zur Vereinfachung und Modernisierung des\nPatentrechts, BlPMZ 2009, 307, 315). Kann das an sich verspätete Vorbringen dagegen\nnoch ohne Weiteres in die mündliche Verhandlung einbezogen werden, ohne dass es\nzu einer Verfahrensverzögerung kommt, liegen die Voraussetzungen für eine\nZurückweisung nach § 83 Abs. 4 PatG nicht vor (vgl. Keukenschrijver,\nPatentnichtigkeitsverfahren, 7. Aufl. 2021, Rn. 223 mit umfangreichen Nachweisen zur\nRechtsprechung des BPatG in Fn. 125).\n\nSo liegt der Fall hier, weil die Berücksichtigung der Hilfsanträge 13 und 14 der Beklagten\njeweils vom 7. März 2024 zu keiner Verzögerung des Rechtsstreits geführt haben.\n\nHinzu tritt, dass nach der Rechtsprechung des Senats die Voraussetzungen für eine\nZurückweisung dann nicht vorliegen, wenn – wie hier – die geänderte Anspruchsfassung\ninsoweit nicht zur Bestandsfähigkeit des Patents führt (vgl. Keukenschrijver, a. a. O.,\nRn. 223 mit Nachweisen zur Rechtsprechung des BPatG in Fn. 127).\n\nII.\n\n1. Das Streitpatent betrifft Speichersubsysteme von Computersystemen und\ninsbesondere Systeme, Vorrichtungen und Verfahren zum Verbessern der Leistung\nund der Speicherkapazität von Speichersubsystemen oder Speicherkarten,\ninsbesondere Speicherkarten, die DIMMS („dual in-line memory modules“)\nenthalten (vgl. Abs. [0002] der Streitpatentschrift (NK 2)).\n\nSpeicherplatinen umfassen typischerweise ein oder mehrere Speichermodule,\njedes mit einer Vielzahl von Speichervorrichtungen (wie etwa DRAMs oder\nSDRAMs) in einer Konfiguration in Zeilen, Spalten und Bänken, die eine\nGesamtspeicherkapazität für das Speichermodul bereitstellen. Die\nSpeichervorrichtungen eines Speichermoduls sind als Reihen („ranks“) oder\nSpeicherreihen („rows of memory“) angeordnet, wobei jede Speicherreihe eine\nBitbreite aufweist. Beispielsweise wird ein Speichermodul, bei dem jede Reihe des\nSpeichermoduls 64 Bit breit ist, als eine „x64“- oder „64“-Organisation beschrieben.\nDie Anzahl von Speichervorrichtungen eines Speichermoduls kann erhöht werden,\nindem die Anzahl von Speichervorrichtungen pro Rang erhöht wird oder indem die\nAnzahl von Rängen erhöht wird (vgl. NK 2, Abs. [0003] bis [0005]).\n\nWährend des Betriebs werden die Ränge eines Speichermoduls durch\nSteuersignale, die von dem Prozessor empfangen werden, ausgewählt oder\naktiviert. Solche Steuersignale umfassen Rank-Select-Signale, auch Chip-Select-Signale genannt. Die meisten Computer- und Serversysteme unterstützen eine\nbegrenzte Anzahl von Rängen pro Speichermodul, welches die Speicherdichte, die\nin jedes Speichermodul eingebaut werden kann, begrenzt. Der Speicherplatz in\neinem elektronischen System ist durch den physikalisch adressierbaren Raum\nbegrenzt, der durch die Anzahl der Adressbits oder durch die Anzahl der\nausgewählten Chips definiert ist. Sobald der Speicherplatz für ein elektronisches\nSystem definiert ist, ist es nicht möglich, den Speicherplatz ohne eine\numfangreiche Konstruktionsänderung zu modifizieren. Dies gilt insbesondere für\nden Fall, dass ein Speicherraum von einem Konsortium wie dem Joint Electron\nDevice Engineering Council (JEDEC) definiert wird. Ein Problem entsteht, wenn die\n\nAnwendung eines Benutzers einen größeren adressierbaren Speicherplatz\nerfordert als der Speicherplatz, den das aktuelle elektronische System unterstützen\nsoll (vgl. NK 2, Absätze [0006] und [0007]).\n\nEine zunehmende Speicherdichte führt zu einer höheren Verlustleistung, einer\nlangsameren Betriebsgeschwindigkeit und höheren Kosten. Auch kann die\nphysikalische Größe des Speichermoduls die Dichte des Moduls begrenzen (vgl.\nNK 2, Abs. [0011] bis [0013]).\n\nDas Streitpatent beschreibt in den Figuren 1A bis 2D Speichersubsysteme nach\ndem Stand der Technik.\n\nFigur 2A des Streitpatents mit Figur 2C des Streitpatents mit\nIllustrationen des Senats Illustrationen des Senats\n\nDie Figur 2A veranschaulicht einen Ansatz nach dem Stand der Technik zum\nErhöhen der Anzahl von Speichervorrichtungen. Diese zeigt ein herkömmliches\nSpeichersubsystem (200) mit mindestens einem zweireihigen Speichermodul\n(210), von denen nur eines gezeigt ist. Jede Reihe des Speichermoduls (210)\numfasst mehrere Speichervorrichtungen (212). Ein Register (230) empfängt\nmehrere Steuerleitungen (240) von der Systemspeichersteuerung (220) und ist\nüber Steuerleitungen (242) mit den Speichervorrichtungen (212) jeder Reihe des\nSpeichermoduls (210) verbunden. Dieses Speichersubsystem (200) verbindet jede\nDatenleitung eines Arrays von Datenleitungen (250) von einer\nSystemspeichersteuerung (220) zu entsprechenden Speichervorrichtungen (212)\nin den zwei Rängen in jedem Speichermodul (210). Daher sieht die\n\nSystemspeichersteuerung (220) während einer Schreiboperation alle\nSpeichervorrichtungen (212) als ihre Last über die Datenleitungen (250). Während\neiner Leseoperation sieht jede Speichervorrichtung (212) mehrere andere\nSpeichervorrichtungen (212) sowie die Systemspeichersteuerung (220) als ihre\nLast über die Datenleitungen (250). Für das Speichermodul (210) haben die\nSteuerleitungen (242) eine \"Fly-by\"-Konfiguration. In einer solchen Konfiguration\nwerden Steuersignale entlang der Steuerleitungen (242) von dem Register (230)\nzu den Speichervorrichtungen (212) eines gegebenen Ranges gesendet. So\nerreicht ein Steuersignal die Speichervorrichtung (212) mit der längsten\nSteuerleitung (242) erst eine beträchtliche Zeitspanne später, nachdem dasselbe\nSteuersignal die Speichervorrichtung (212) mit der kürzesten Steuerleitung (242)\nerreicht hat. Diese Zeitunterschiede, die mehr als einen Taktzyklus betragen\nkönnen, begrenzen die Betriebsgeschwindigkeit und die Leistung des\nSpeichermoduls. Außerdem leiden die \"Fly-by\"-Speichersubsysteme (200) der Fig.\n2A unter großen Lasten, die zu langsameren Taktgeschwindigkeiten führen (vgl.\nNK 2, Abs. [0022] bis [0025]).\n\nEin bekannter Vorschlag besteht darin, einen Speicherpuffer vorzusehen, der\nsowohl die Steuersignale als auch die Datensignale handhabt. Die Fig. 2C\nveranschaulicht ein herkömmliches zweireihiges Speichermodul (310), das einen\nSpeicherpuffer (330) umfasst. Die Konfiguration der Figur 2C strebt danach, dass\nsowohl die Datensignale als auch die Steuersignale zu dem Speicherpuffer (330)\ngehen. Solche Konfigurationen haben jedoch erhebliche Nachteile. Um die\nDatensignale an die verschiedenen Speichervorrichtungen (312) zu senden,\numfasst das Speichermodul (310) eine extrem große Anzahl von Datenleitungen,\ndie den Speicherpuffer (330) mit den Speichervorrichtungen (312) koppeln.\nBeispielsweise ist der Speicherpuffer (330) für einen LRDIMM (Load Reduced\nDIMM) eine sehr große 628-Pin-Vorrichtung. Außerdem ist die Logistik des\nAnpassens der Zeitverzögerungen dieser vielen Datenleitungen, um die\ngewünschte zeitliche Abstimmung von Datensignalen von dem Speicherpuffer\n(330) zu den Speichervorrichtungen (312) bereitzustellen, schwierig. Zudem\nübernimmt der Speicherpuffer (330) einen Teil der Steuerung des\nDatensignaltimings. Trotzdem kann das Speichermodul (310) der Figur 2C\n\naufgrund der langen Fly-By-Zeiten im Hinblick auf die gewünschten\nTaktfrequenzen nur im asynchronen Modus und nicht im synchronen Modus\narbeiten (vgl. NK 2, Abs. [0026] und [0027]).\n\nVor diesem Hintergrund liegt dem Streitpatent als technisches Problem die\nobjektive Aufgabe zugrunde, ein Speichermodul mit hoher Speicherdichte und\nZugriffsgeschwindigkeit bereitzustellen (vgl. NK 2, Abs. [0011] - [0013], [0025],\n[0028]).\n\nDiese Aufgabe wird durch das Speichermodul des Anspruchs 1 und das Verfahren\nnach Anspruch 13 des Streitpatents gelöst.\n\nDer hier zuständige Fachmann ist ein Elektrotechniker oder technischer\nInformatiker mit Schwerpunkt Halbleitertechnik oder Mikroelektronik mit\nHochschulabschluss und mehrjähriger Berufserfahrung sowie einschlägigen\nKenntnissen in dem Bereich der Entwicklung von Speichermodulen.\n\n2. Die Merkmale bedürfen der Auslegung.\n\nZur Auslegung eines Patentanspruchs sind die Beschreibung und die Zeichnungen\nheranzuziehen (Art. 69 Abs. 1 EPÜ; § 14 PatG). Dabei ist nicht am Wortlaut der\neinzelnen Begriffe zu haften, sondern auf den technischen Gesamtzusammenhang\nabzustellen, den der Inhalt der Patentschrift dem Fachmann vermittelt. Nicht die\nsprachliche oder logisch-wissenschaftliche Bestimmung der verwendeten Begriffe\nist entscheidend, sondern das Verständnis des unbefangenen Fachmanns (BGH,\nUrteil vom 2. März 1999 - X ZR 85/96, GRUR 1999, 909 [911] – Spannschraube).\nIm Rahmen der Auslegung sind der Sinngehalt des Patentanspruchs in seiner\nGesamtheit und der Beitrag, den die einzelnen Merkmale zum Leistungsergebnis\nder Erfindung liefern, zu bestimmen (BGH, Urteil vom 17. Juli 2012, X ZR 117/11,\nGRUR 2012, 1124 Rn. 27 – Polymerschaum). Die Patentschrift ist in einem\nsinnvollen Zusammenhang zu lesen und ein Patentspruch ist im Zweifel so zu\nverstehen, dass sich keine Widersprüche zur Beschreibung und den Zeichnungen\n\nergeben (BGH, Urteil vom 8. Juni 2021, X ZR 47/19, GRUR 2021, 1167 Rn. 20 –\nUltraschallwandler; BGH, Urteil vom 10. Mai 2011, X ZR 16/09, GRUR 2011, 701\nRn. 24 – Okklusionsvorrichtung; BGH, Urteil vom 2. Juni 2015, X ZR 103/13, GRUR\n2015, 972 Rn. 22 – Kreuzgestänge).\n\nDie hier mit Ergänzungen und Illustrationen des Senats wiedergegebenen Figuren\n3A und 3C des Streitpatents (NK 2) zeigen Ausführungsformen des beanspruchten\nSpeichermoduls:\n\nFigur 3A der NK 2 mit Illustrationen des Figur 3C der NK 2 mit Illustrationen\nSenats des Senats\n\nDer erteilte Anspruch 1 ist auf ein Speichermodul (402, 402‘) (grün umrandet)\ngerichtet, das in einem Computersystem mit einem Speichercontroller (420)\n(orange) betrieben werden kann (Merkmal 1). Der Speichercontroller ist somit Teil\ndes Computersystems und nicht des Speichermoduls. Das Computersystem weist\nzudem einen Satz von Steuersignalleitungen (440, 440’) (violett) und eine erste\nAnzahl von Datensignalleitungen (450, 450’) (rot) zwischen dem Speichermodul\n(402, 402’) und dem Speichercontroller auf (Merkmal 1.1).\n\nDabei schließt die erste Anzahl von Datensignalleitungen (450, 450’) eine zweite\nAnzahl von Sätzen von Datensignalleitungen (450, 450’) ein (Merkmal 1.1.1),\nwobei jeder Satz von Datensignalleitungen (450, 450’) – der zweiten Anzahl von\nSätzen – zum Leiten eines 8-Bit-Abschnitts von jedem Datensignal zwischen dem\n\nSpeichermodul (402, 402’) und dem Speichercontroller (420) geeignet ist (Merkmal\n1.1.2). Dieses versteht der Fachmann derart, dass jeder Satz beispielsweise aus 8\nLeitungen, die jeweils 1 Bit leiten können, besteht, so dass pro Satz\nDatensignalleitungen (450, 450‘) 8 Bits auf einmal zum Lesen oder Schreiben\ngesendet werden können. Der Figur 3C des Streitpatents entnimmt der Fachmann\nfür jeden Satz Datensignalleitungen (450‘) jeweils eine Linie (rot) und somit eine\nzweite Anzahl von 9 Sätzen. Bei beispielsweise 8 Datensignalleitungen pro Satz\nsind insgesamt 72 Datensignalleitungen vorgesehen. Die erste Anzahl ist in diesem\nBeispiel 72. Die Klägerin argumentiert zwar, dass ein Satz von\nDatensignalleitungen auch beispielsweise nur zwei Datensignalleitungen umfassen\nkönne, die jeweils 4 Bit seriell übertragen. Dieser Auffassung ist jedoch nicht\nzuzustimmen, da das Streitpatent beispielsweise im Absatz [0041] von Bitbreite\nspricht und im Absatz [0043] bitbreite Abschnitte („sections“) beschrieben sind,\nweshalb sich ergibt, dass auch die Abschnitte auf parallel übertragene Daten\nbezogen sind.\n\nDas Speichermodul (402, 402’) (grün umrandet) weist eine Modul-Leiterplatte (410,\n410’) auf, die dazu konfiguriert ist, mit dem Speichercontroller (420) (orange) über\nden Satz von Steuersignalleitungen (440, 440’) (violett) und die erste Anzahl von\nDatensignalleitungen (450, 450’) (rot) gekoppelt zu sein (Merkmale 1.2, 1.2.1),\nwobei die Modul-Leiterplatte (410, 410’) in einem Modulschlitz des\nComputersystems anbringbar ist und einen Randstecker (vgl. Figur 3D des\nStreitpatents) hat, der eine Vielzahl von elektrischen Kontakten aufweist, die an\neinem Rand der Modul-Leiterplatte (410, 410’) positioniert sind und dazu\npositioniert sind, lösbar mit korrespondierenden Kontakten eines\nComputersystemsockels gekoppelt zu werden (Merkmal 1.2.2).\n\nDas Speichermodul (402, 402’) (grün umrandet) weist darüber hinaus eine Vielzahl\nvon Speichervorrichtungen (412, 412’) (hellgelb, hellblau, gelb, blau) auf, die mit\nder Modul-Leiterplatte (410, 410’) gekoppelt sind und in mehreren Reihen („ranks“)\nangeordnet sind (Merkmal 1.2.3). In dem Ausführungsbeispiel der Figur 3A sind\ndie Reihen („ranks“) vertikal angeordnet und mit A, B, C und D bezeichnet (vgl.\nNK 2, Abs. [0037], sowie Sp. 16, Z. 30). Jede Reihe (Spalte in Figur 3A) von den\n\nmehreren Reihen (Spalten in Figur 3A) hat eine Bitbreite, die gleich groß wie eine\nBitbreite des Speichermoduls (402, 402’) ist (Merkmal 1.2.3.1). Wenn also das\nSpeichermodul entsprechend dem obigen Beispiel eine Bitbreite von 72 hat, dann\nhat auch jede Reihe eine Bitbreite von 72.\n\nDas Speichermodul (402, 402’) (grün umrandet) weist des Weiteren einen\nModulcontroller (430, 430’) (violett) auf, der mit der Modul-Leiterplatte (410, 410’)\ngekoppelt ist (Merkmal 1.2.4). Der Modulcontroller (430, 430’) ist dazu konfiguriert,\nEingangssteuersignale für eine Lese- oder Schreiboperation von dem\nSpeichercontroller (420) über den Satz von Steuersignalleitungen (440, 440’)\n(violett) zu empfangen (Merkmal 1.2.4.1) und erste Modulsteuersignale auf der\nBasis der Eingangssteuersignale auszugeben (Merkmal 1.2.4.2), wobei die Leseoder Schreiboperation auf eine bestimmte von den mehreren Reihen (A, B, C, D)\nabgezielt ist (Merkmal 1.2.4.3).\n\nDem Absatz [0036] des Streitpatents entnimmt der Fachmann, dass der\nModulcontroller (430) über die Steuerleitungen (440) Steuersignale (z. B.\nZeilenadresssignale, Spaltenadresssignale und chip-select Signale) von der\nSystemspeichersteuerung (420) empfängt und zusätzliche („additional“) Chip-Select Signale oder „output enable“ Signale erzeugt. Diese beruhen auf der\nAdressdekodierung, wie der entsprechende Satz aussagt („The control circuit 430,\n430' may produce additional chip-select signals or output enable signals based on\naddress decoding“). Für ein Beispiel des Modulcontrollers (430) verweist die\nStreitpatentschrift auf die US 7,532,537 B2 (ZP11), die in ihrer Gesamtheit durch\nBezugnahme in die Streitpatentschrift aufgenommen ist. Dieser Druckschrift ist in\nSpalte 16, Zeile 45 bis Spalte 17, Zeile 67 zu entnehmen, dass basierend auf zwei\nchip-select Signalen (CS0-CS 1) und einem Zeile/Spalte Adresssignal (A n+1) vier\nchip-select Signale (CS 0A, CS 0B, CS 1A, CS1B) für vier Ränge erzeugt werden.\n\nDieses ist somit so zu verstehen: Der Speicherkontroller (420) geht von einer\nbestimmten Speicherkapazität der Chips aus. Hier sei beispielsweise 1 Gbit\nangenommen. Dies bedeutet, dass es eine Adresskodierung für 1 Gbit gibt und\nzudem mehrere Ränge, beispielsweise 2 Ränge aus Sicht des Speichercontrollers\n\n(420) vorhanden sind. Der Speicherkontroller (420) gibt an, welcher der 2 Ränge\nangesprochen werden soll und er gibt die Speicheradresse vor. Physikalisch sind\naber Chips kleinerer Speicherkapazität, so beispielsweise nur Chips mit einer\nKapazität von 512 Mbit vorhanden. Diese werden mit einer Adresscodierung für\n512 Mbit codiert. Der Modulcontroller (430) wandelt nun die Adresscodierung für 1\nGbit in eine für 512 Mbit um und erzeugt ein weiteres Chip-Select-Signal, mittels\ndessen er aus zwei 512 Mbit Chips jeweils einen auswählt. Dazu kann er das MSB\n(Most Significant Bit) der Adresscodierung für 1 Gbit, oder im Prinzip jedes\nbeliebige der Bits verwenden. Erhalten bleiben aber die vom Speicherkontroller\n(420) angegebenen Rangauswahlsignale, die das Paar von Speicherchips\nangeben, das angesprochen werden soll und die der Modulcontroller (430) in neue\nChip-Select-Signale umsetzt. Genau genommen hat sich die Ranganzahl im\nSpeichermodul verdoppelt, der Modulcontroller (430) fingiert aber nach außen ein\nSpeichermodul mit der vom Speicherkontroller (420) angenommenen Anzahl von\nRängen. Insgesamt bedeutet dies, dass der Speichercontroller (420) den Rang\nauswählt. Speichermodulintern kann ein Rang aber in mehrere Unterränge (hier A,\nB, C, D) aufgeteilt sein und der Modulcontroller (430) wählt den Unterrang (A, B, C\noder D) aus.\n\nDie Beklagte argumentiert, dass der Fachmann dem Absatz [0017] des\nStreitpatents entnehme, dass zwar bekannt sei, dass die Anzahl physikalisch\nadressierbarer Speicherplätze beispielsweise um den Faktor 2 oder 4 ohne\numfangreiche Änderung der Software oder Hardware eines bestehenden Systems\ndurch Kombination von Chipauswahlsignalen mit einem Adresssignal erhöht\nwerden könne, der Einleitungssatz des Absatzes [0018], wonach dieses Verfahren\nMängel habe, den Fachmann jedoch davon abhalte.\n\nDiese Argumentation kann nicht überzeugen, da die Absätze [0018], [0019], [0022],\n[0037] und [0053] des Streitpatents den Fachmann explizit darauf hinweisen, dass\ndas bekannte Verfahren mit der so erhöhten Anzahl an Speichervorrichtungen zur\nPräsentation einer höheren Last am Ausgang des Systemcontrollers führe und das\nStreitpatent genau für dieses technische Problem der erhöhten Lasten eine Lösung\nin Form der lastreduzierenden Schaltungen unter Beibehaltung der zusätzlichen\n\nSpeicherplätze präsentiert (vgl. Abs. [0018]: „These methods have several\nshortcomings. For example, since these methods increase the addressable\nmemory space by directly adding memory chips, a heavier load is presented to the\noutputs of the system controller and the outputs of the memory devices, resulting\nin a slower system.“, Abs. [0019]: „Figures 1A and 1B illustrate a prior art approach\nof increasing the number of memory devices.“, Abs. [0022]: „Figures 2A and 2B\nillustrate another prior art approach of increasing the number of memory devices.”,\nAbs. [0037]: „As used herein, the terms \"load-reducing\" or \"load-reducing\nswitching\" refer to the use of the data transmission circuits 416, 416' to reduce the\nload seen by the system memory controller 420, 420' when operatively coupled to\nthe memory module 402, 402'.“, Abs. [0053]: „Thus, the memory controller 420,\nwhen there are four four-rank memory modules, sees four load-reducing switching\ncircuit loads, instead of sixteen memory device loads. The reduced load on the\nmemory controller 420 enhances the performance and reduces the power\nrequirements of the memory system, as compared with, for example, the\nconventional systems described above with reference to Figures 1A, 1B and 2A-2D.”).\n\nDarüber hinaus ist das Merkmal 1.2.4.3 in der Beschreibung des Streitpatents\nausschließlich in Bezug auf das Ausführungsbeispiel der Figur 3A erläutert (vgl.\nAbs. [0053]: „Referring again to Figure 3A, when the controller 420 executes read\nor write operations, each specific operation is targeted to a specific one of the ranks\nA, B, C, and D of a specific memory module 402“).\n\nSomit entnimmt der Fachmann dem Absatz [0036] des Streitpatents, dass die\nLese- oder Schreiboperation beispielsweise durch die Eingangssteuersignale\n(CS0-CS 1 und A n+1) von der Systemspeichersteuerung (420) auf eine bestimmte\nReihe (0A, 0B, 1A, 1B) abgezielt ist.\n\nAuf Basis der Eingangssteuersignale (vgl. Abs. [0048]: „address and control signals\npass from the memory controller 420 to the control circuit 430“) werden erste\nModulsteuersignale (z. B. Freigabesteuersignale für eine Schreiboperation (vgl.\nAbs. [0049]: „enable control signals”) oder Steuersignale für eine Leseoperation\n\n(vgl. Abs. [0050])) von der Steuerschaltung (430) über die Leitungen 432\nausgegeben (vgl. Abs. [0048]: „the control circuit 430 which produces controls sent\nto the control logic circuitry 502 (e.g., via lines 432) which then controls operation\nof the components of the data transmission circuits 416“).\n\nFigur 5 des Streitpatents NK 2 mit Illustrationen des Senats\n\nGemäß Merkmal 1.2.5 weist das Speichermodul eine zweite Anzahl von\nlastreduzierenden Schaltungen (416) (rot) auf, die mit der Modul-Leiterplatte (410)\n(grün umrandet) gekoppelt sind und dazu konfiguriert sind, die ersten\nModulsteuersignale (über die Leitungen (432) vom Modulcontroller (430) (violett))\nzu empfangen (vgl. Abs. [0036] und Fig. 3A). Der Begriff „Lastreduzierung\" bezieht\nsich auf die Verwendung der Datenübertragungsschaltungen (416), um die Last zu\nreduzieren, die von der Systemspeichersteuerung (420) gesehen wird, wenn diese\noperativ mit dem Speichermodul (402) gekoppelt ist (vgl. NK 2, Abs. [0037]). Im\nVergleich zum Stand der Technik gemäß Figur 2A sieht die\nSystemspeichersteuerung gemäß Figur 3A während einer Schreiboperation statt\naller Speichervorrichtungen (212) als ihre Last über die Datenleitungen (250) nur\nnoch die lastreduzierenden Schaltungen (416) als ihre Last über die\nDatenleitungen (450) (vgl. Abs. [0022], [0051], [0053] und Figuren 2A, 3A). Da der\nSchreibpuffer (503) einer lastreduzierenden Schaltung (416) mit einem\nEingangspuffer auf einer der Speichervorrichtungen (412), und der Lesepuffer\n(509) mit einem Ausgangspuffer auf einer der Speichervorrichtungen (412)\nvergleichbar sind, kann so in der Ausführungsform gemäß Figur 3A i. V. m. Figur 5\ndie Last auf der Systemspeichersteuerung (420) um einen Faktor von vier reduziert\nwerden (vgl. Abs. [0045], [0051]).\n\nSomit versteht der Fachmann lastreduzierende Schaltungen als solche, die die von\nder Systemsteuerung gesehene Last bei unveränderter Anzahl an\nSpeichervorrichtungen reduzieren.\n\nJede jeweilige eine von der zweiten Anzahl von lastreduzierenden Schaltungen\n(416) ist mit einem jeweiligen Satz von der zweiten Anzahl von Sätzen von\nDatensignalleitungen (450) (rot) gekoppelt (Merkmal 1.2.5.1). Dazu ist die zweite\nAnzahl von lastreduzierenden Schaltungen (416) auf der Modul-Leiterplatte (410)\nan jeweiligen Positionen angeordnet, die jeweiligen Sätzen von der zweiten Anzahl\nvon Sätzen von Datensignalleitungen (450) entsprechen (Merkmal 1.2.5.3).\nAufgrund der identischen Bezeichnung entspricht die „zweite Anzahl“ im Merkmal\n1.2.5, 1.2.5.1 und 1.2.5.3 der „zweiten Anzahl“ im Merkmal 1.1.1 und beträgt\nbeispielsweise im Falle der Figur 3C „neun“.\n\nÜberdies ist jede lastreduzierende Schaltung (416) mit wenigstens einer jeweiligen\nSpeichervorrichtung (412) in jeder von den mehreren Reihen gekoppelt (Merkmal\n1.2.5.2). Beispielsweise ist eine erste lastreduzierende Schaltung (4161) operativ\nmit mindestens einer Speichervorrichtung (412) jeder Reihe gekoppelt (z.B.\nSpeichervorrichtungen 412A1, 412B1, 412C1, 412D1) (vgl. Abs. [0037]: “The first\ndata transmission circuit 4161 of certain such embodiments is operatively coupled\nto at least one memory device 412 of each rank (e.g., memory devices 412A1,\n412B1, 412C1, 412D1)”, [0044]: „One or more of the data transmission circuits 416,\nin accordance with an embodiment of this disclosure, is operatively coupled to a\ncorresponding one or more of the data lines 452 connected to one or more memory\ndevices 412 in each of the ranks A, B, C, D.“; “one side of each data transmission\ncircuit 416 of certain embodiments is operatively coupled to a memory device 412\nin each rank (e.g., via data lines 452)”, Abs. [0053]: “the data transmission circuits\n416 associated with each module 402 are operable to merge data read signals and\nto drive data write signals, enabling the proper data paths between the system\nmemory controller 420 and the targeted or selected memory devices 412.”).\n\nJede lastreduzierende Schaltung (416) enthält Datenpfade und eine Logik (502),\n\ndie die Datenpfade der lastreduzierenden Schaltung in Reaktion auf die ersten\nModulsteuersignale vom Modulcontroller (430) derart steuert (Merkmal 1.2.5.4),\ndass die lastreduzierende Schaltung (416) aktiv ein Datensignal, das der Leseoder Schreib-operation entspricht, zwischen der bestimmten einen der mehreren\nReihen auf dem Speichermodul (402) und dem Speichercontroller (420) treibt\n(Merkmal 1.2.5.4.1). Das Treiben eines Datensignals durch die lastreduzierende\nSchaltung versteht der Fachmann derart, dass die Datenübertragungsschaltungen\n(416) verwendet werden, um jedes Datenbit zu und von der Speichersteuerung\n(420) und den Speichervorrichtungen (412) zu treiben, anstatt dass die\nSpeichersteuerung (420) und die Speichervorrichtungen (412) jedes Datenbit\ndirekt zu und von der Speichersteuerung (420) und den Speichervorrichtungen\n(412) treiben (vgl. Absatz [0044]). Das aktive Treiben erfolgt dabei beispielsweise\ndurch einen ersten, im Pfad „A“ freigegebenen, Tristate-Puffer (504), der aktiv den\nDatenwert an seinem Ausgang treibt (vgl. Abs. [0049] und Fig. 5). Im Falle einer\nLeseoperation treibt der freigegebene Tristate-Puffer (509) das Lesesignal (vgl.\nAbs. [0050], Z. 53-55 und Fig. 5). Die Auswahl des Datenpfads (z.B. „A“ oder „B“)\nerfolgt durch die Steuerlogikschaltung (502), der von der Steuerschaltung (430)\nFreigabesteuersignale bereitgestellt werden, also in Reaktion auf die ersten\nModulsteuersignale vom Modulcontroller (430) (vgl. Abs. [0049]).\n\nDie Beklagte argumentiert, dass es für die Auslegung der Formulierung „Treiben“\neines Datensignals, in Merkmal 1.2.5.4.1, als „selektives Zulassen und Verhindern\nvon Datenübertragungen zwischen dem Speichercontroller und ganz bestimmten\nSpeichervorrichtungen“, weder eine Grundlage im Anspruch noch in der\nBeschreibung gebe. Die von den Klägerinnen in Bezug genommenen\nAusführungsformen aus den Absätzen [0029] und [0038] der Beschreibung hätten\nin den Anspruchswortlaut keinen Einzug gefunden, denn aus dem Absatz [0038]\nfolge gerade, dass in diesem Ausführungsbeispiel stets Speichervorrichtungen aus\nzwei verschiedenen Reihen über eine Datenleitung miteinander verbunden und\nDatensignale von einer ausgewählten Reihe der verschiedenen Reihen mit dem\nSystemspeichercontroller über die lastreduzierende Schaltung austauschbar\nseien. Des Weiteren sei in Absatz [0044] im Hinblick auf die lastreduzierenden\nSchaltungen keine Rede von einem „selektiven Zulassen und Verhindern“. Auch\n\nergebe sich aus Absätzen [0038] und [0045] des Streitpatents nicht, dass ein\nselektives Zulassen und Verhindern von Datenpfaden zu Speichervorrichtungen für\ndas Erreichen einer patentgemäßen Lastenreduktion erforderlich seien. Absatz\n[0045] des Streitpatents stütze die Behauptung der Klägerinnen nicht, dass ein\nselektives Schalten zwischen Speichervorrichtungen erforderlich sei, damit der\nSpeichercontroller nur die Last ganz bestimmter Speichervorrichtungen über die\nDatenleitung erführe. Auch auf das Ausführungsbeispiel nach Figur 5 und ein\nselektives Schalten zwischen Zweigen mit Speichervorrichtungen in\nunterschiedlichen Reihen durch die lastreduzierende Schaltung sei das\nStreitpatent nicht beschränkt.\n\nDiese Argumentation überzeugt nicht. Die lastreduzierenden Schaltungen (416)\ntreiben Datenschreibsignale, wodurch die richtigen Datenpfade zwischen der\nSystemspeichersteuerung (420) und den anvisierten oder ausgewählten\nSpeichervorrichtungen (412) ermöglicht werden (vgl. Abs. [0053]: „the data\ntransmission circuits 416 associated with each module 402 are operable to merge\ndata read signals and to drive data write signals, enabling the proper data paths\nbetween the system memory controller 420 and the targeted or selected memory\ndevices 412“). Die im Merkmal 1.2.5.4 genannten Datenpfade („data paths”), die\ndurch die Modulcontrollersignale gesteuert werden, sind im Streitpatent erstmalig\nim Absatz [0047] und nur in Verbindung mit Figur 5 erläutert. Dem Absatz [0047]\nentnimmt der Fachmann, dass bei einem Schreibvorgang Daten, die in eine\nDatenübertragungsschaltung 416 gelangen, auf zwei Datenpfade getrieben\nwerden, die mit Pfad A und Pfad B bezeichnet sind (vgl. Abs. [0047]: „in a write\noperation, data entering a data transmission circuit 416 via a data line 518 is driven\nonto two data paths, labeled path A and path B“). Dabei handelt es sich um die\nbeiden in der Figur 5 mit „A“ und „B“ bezeichneten Datenpfade. Der Anspruch 1 ist\nsomit auf die Ausführungsform der Figur 5 beschränkt. Die Reihen der\nSpeichervorrichtungen sind ebenfalls in zwei Gruppen unterteilt, wobei eine\nGruppe dem Pfad A und eine Gruppe dem Pfad B zugeordnet ist. Wie in Abbildung\n3A gezeigt, befinden sich Rang A und Rang C in der ersten Gruppe und Rang B\nund Rang D in der zweiten Gruppe. Dementsprechend sind die\nSpeichervorrichtungen 412A, 412C von Rang A und Rang C über einen ersten der\n\nbeiden Datenpfade und die Speichervorrichtungen 412B, 412D von Rang B und\nRang D durch einen zweiten der beiden Datenpfade mit den\nDatenübertragungsschaltungen 416 verbunden (vgl. NK2, Abs. [0047]: „The ranks\nof memory devices are likewise divided into two groups with one group associated\nwith path A and one group associated with path B. As shown in Figure 3A, rank A\nand rank C are in the first group, and rank B and rank D are in the second group.\nAccordingly the memory devices 412A, 412C of rank A and rank C are connected\nto the data transmission circuit by a first one of the two data paths, and the memory\ndevices 412B, 412D of rank B and rank D are connected to the data transmission\ncircuits 416 by a second one of the two data paths.“). Bei einer Schreiboperation\nwird, wenn die Steuerlogikschaltung (502) zum Beispiel ein \"Freigabe-A\"-Signal\nempfängt, ein erster Tristate-Puffer (504) in Pfad A freigegeben, und dieser treibt\naktiv den Datenwert an seinem Ausgang, während ein zweiter Tristate-Puffer (506)\nin Pfad B mit seinem Ausgang in einem Zustand hoher Impedanz deaktiviert wird\n(vgl. NK 2, Abs. [0049]: „For a write operation … Accordingly, when the control logic\ncircuitry 502 receives, for example, an \"enable A\" signal, a first tristate buffer 504\nin path A is enabled and actively drives the data value on its output, while a second\ntristate buffer 506 in path B is disabled with its output in a high impedance\ncondition.“).\n\nSomit versteht der Fachmann das Steuern der Datenpfade der lastreduzierenden\nSchaltung durch die enthaltene Logik gemäß Merkmal 1.2.5.4 i. V. m. dem aktiven\nTreiben eines Datensignals zwischen der bestimmten Reihe auf dem\nSpeichermodul und dem Speichercontroller gemäß Merkmal 1.2.5.4.1 wie bei einer\nWeiche als selektives Zulassen und Verhindern von Datenübertragungen zwischen\ndem Speichercontroller und ganz bestimmten Speichervorrichtungen entweder\nüber Pfad „A“ oder über Pfad „B“.\n\nDa jeweils zwei Ränge mit einem Pfad verbunden sind (Ränge A und C mit Pfad\n„A“ und Ränge B und D mit Pfad „B“), stellen die zusätzlichen chip-select Signale\n(CS0A , CS0B, CS 1A, CS 1B) (vgl. Abs. [0036]) sicher, dass von oder in nur einen\nbestimmten Rang gelesen oder geschrieben wird.\n\nGemäß Merkmal 1.2.5.4.2 zeigen die ersten Modulsteuersignale des\nModulcontrollers (430) die Richtung des Datenflusses an, das heißt zu oder von\nden Speichervorrichtungen (412) (vgl. NK 2, Abs. [0036]).\n\n3. Das Speichermodul des Anspruchs 1 nach Hauptantrag ist nicht patentfähig, da\nes nicht neu bezüglich Druckschrift NK11 ist (Art. 54 EPÜ i. V. m. Art. 52 Abs. 1\nEPÜ).\n\nDie Ansprüche 1 der Hilfsanträge 1 bis 13 sind unzulässig, da die darin\nbeanspruchten Speichermodule ursprünglich nicht offenbart sind (Artikel II § 6 Abs.\n1 Satz 1 Nr. 3 IntPatÜG, Artikel138 Abs. 1 lit. c) EPÜ).\n\nDarüber hinaus sind die Speichermodule der Ansprüche 1 nach den Hilfsanträgen\n3, 8, 10 und 13 auch nicht patentfähig, da sie dem Fachmann durch Druckschrift\nNK11 nahegelegt werden (Art. II § 6 Abs. 1 Satz 1 Nr. 1 IntPatÜG, Art. 138 Abs. 1\nlit. a) EPÜ i. V. m. Art. 56 EPÜ).\n\nFerner sind die Speichermodule der Ansprüche 1 nach den Hilfsanträgen 1, 2, 4\nbis 7, 9, 11 und 12 auch nicht patentfähig, da sie dem Fachmann durch Druckschrift\nQE4 nahegelegt werden (Art. II § 6 Abs. 1 Satz 1 Nr. 1 IntPatÜG, Art. 138 Abs. 1\nlit. a) EPÜ i. V. m. Art. 56 EPÜ).\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 14 ist nicht patentfähig, da\nes nicht neu bezüglich Druckschrift NK11 ist (Art. 54 EPÜ i. V. m. Art. 52 Abs. 1\nEPÜ).\n\n3.0 Zum Hauptantrag\n\nDie Druckschrift US 2006/0277355 A1 (NK 11) betrifft Speichervorrichtungen,\ninsbesondere einen Controller und eine Architektur, die ein transparentes\nBankumschalten von Speichervorrichtungen ermöglicht (vgl. Abs. [0001]).\n\nDa elektronische Geräte immer ausgefeilter werden, steigt der Bedarf an mehr\nSpeicher. Andererseits sind viele elektronische Anwendungen durch\nIndustriestandards eingeschränkt, und physikalische Beschränkungen verhindern\neine Erhöhung einer Busgröße (d. h. das Hinzufügen von mehr Kontaktstellen\nund/oder elektrischen Pfaden zu einem Speichermodul und/oder einer\nSystemspeichersteuerung ist oft unzulässig), weshalb die maximale Größe des\nadressierbaren Speichers auf einem Speichermodul begrenzt ist. Somit würde das\nErhöhen der Speicherkapazität eines Speichermoduls eine größere Busgröße\nerfordern. Dies ist oft unerwünscht und unpraktisch für die Abwärtskompatibilität\nbestehender Geräte und etablierter Industriestandards (vgl. Abs. [0002] bis [0005]).\nDaher schlägt die Druckschrift NK 11 eine auf einem Speichermodul oder alternativ\nauf einer Systemhauptplatine montierte Steuereinheit und einen\nSpeicherbankschalter vor, um selektiv Schreib- und Leseoperationen zu/von\nSpeichervorrichtungen zu steuern, die kommunikativ mit dem\nSpeicherbankschalter gekoppelt sind. Durch selektives Aktivieren oder\nDeaktivieren der Speichervorrichtungen in Echtzeit können separate\nSpeichervorrichtungen mit kleinerer Kapazität eine einzelne Speichervorrichtung\nmit größerer Kapazität emulieren (vgl. Abs. [0010]). Die Speicherkapazität eines\nSpeichermoduls wird durch Verwenden einer Vielzahl von Speichervorrichtungen\nmit geringerer Kapazität erweitert, die als einzelne Speichervorrichtung mit höherer\nKapazität funktionieren. Dies wird erreicht, ohne dass dem Bus weitere Leitungen\noder ein zusätzliches externes Signal hinzugefügt werden müssen. Darüber hinaus\nwird die Last des Busses nicht erhöht, da die Speicherbankschalter eine einzelne\nLast des Busses darstellen, nicht die Last der damit gekoppelten einzelnen\nSpeichervorrichtungen. Eine Steuereinheit stellt eine Zustandsmaschine bereit, die\ndie Befehle an mehrere Speichervorrichtungen in mehreren Bänken steuert, um\neine einzelne Speicherbank zu lesen/schreiben, ohne dass die anderen\nSpeicherbänke von dem Datenbus getrennt werden müssen (vgl. Abs. [0012]).\n\nFigur 2 der NK 11 mit Illustrationen des Figur 5 der NK 11 mit Illustrationen\nSenats des Senats\n\nDie Figur 5 der NK 11 veranschaulicht ein Speichermodul (vgl. Abs. [0047]). Das\nSpeichermodul (500) umfasst ein Substrat (502), auf dem mehrere\nSpeichervorrichtungen (504) montiert sind, sowie eine Randschnittstelle (506), die\ndazu dient, das Speichermodul (500) kommunikativ mit einem Speichersteckplatz\noder einem Kommunikationsbus (z. B. Speicherbus usw.) zu koppeln. Eine\nSpeichersteuerung (510) ist auf dem Substrat (502) montiert und dazu konfiguriert,\nSchreib- und Leseoperationen zu/von den Speichervorrichtungen (504) zu steuern.\nDie Speichersteuerung (510) ist kommunikativ mit der Randschnittstelle (506)\ngekoppelt und empfängt Adress-, Befehls- und Steuersignale von der\nRandschnittstelle (506). Die Speichersteuerung (510) ist auch kommunikativ mit\neinem oder mehreren Speicherbankschaltern (508) gekoppelt, um Datenleseund/oder -schreiboperationen zu/von den einen oder mehreren\nSpeichervorrichtungen (504) und (512) zu steuern. Der Speicherbankschalter (508)\nist kommunikativ mit den Speichervorrichtungen (504) und (512) gekoppelt, um\nDaten zu und von einer oder mehreren der Speichervorrichtungen (504) und (512)\nzu leiten. Der Speicherbankschalter (508) ist auch kommunikativ mit der\nRandschnittstelle (506) gekoppelt, um Signale zwischen der Randschnittstelle\n(506) und den Speichervorrichtungen (504) und (512) weiterzuleiten (vgl. Abs.\n[0047]). Der Betrieb der Speichersteuerung (510) und des Speicherbankschalters\n(508) bewirkt, dass die Speichervorrichtungen (504) und (512) eine einzelne\nSpeichervorrichtung mit der Gesamtkapazität der kombinierten\nSpeichervorrichtungen (504) und (512) emulieren. Das heißt, das Betriebssystem\n\nadressiert eine einzelne logische Speicherbank, die von der Steuerung (510) auf\ndie physikalischen Bänke der Speichergeräte (504) und (512) abgebildet wird (vgl.\nAbs. [0048]). Die Speicherbankschalter (508) können elektrisch mit zwei oder mehr\nSpeichervorrichtungen (504) und (512) gekoppelt sein, wodurch die Kapazität\neines Speichermoduls (500) erweitert wird (vgl. Abs. [0049]). In einer\nImplementierung, die in FIG. 5 gezeigt ist, können die Speichervorrichtungen (504)\nund (512) auf dem Speichermodul (500) als neun Speicherbankschalter oder -sätze\n(508) mit jeweils zwei Speicherbänken (504) und (512) angeordnet sein. Jede\nSpeichervorrichtung hat 512 MBit DRAM. Als Ergebnis dieser Anordnung\nverwendet das Speichermodul 512-MBit-DRAM-Vorrichtungen, erscheint jedoch\nfür den Systemprozessor als eine 1-GBit-DRAM-Vorrichtung (vgl. Abs. [0050]). Die\nohmsche und/oder kapazitive Last auf dem Bus (110) wird nicht erhöht, weil das\nSpeichermodul (106) eine einzige Last für den Bus (110) darstellt, nicht die Last\nder einzelnen damit gekoppelten Speichervorrichtungen (vgl. Abs. [0027] und Fig.\n1). In Figur 2 ist das kapazitätserweiternde Speichersystem (200) kommunikativ\nmit einer DIMM-Schnittstelle (202) gekoppelt. Die DIMM-Schnittstelle (202) kann\nmit einem Speichersockel und einem Kommunikationsbus gekoppelt sein, über den\nDaten, Speicheradressen, Befehle und Steuerinformationen übertragen werden. In\neiner Ausführungsform empfangen die Speicherbankschalter (206) und (208)\nDateninformationen von der DIMM-Schnittstelle (202) jeweils über die Datenbusse\n(230) und (232). Die Steuereinheit (204) ist über einen Steuerbus (210)\nkommunikativ mit den dualen Speicherbankschaltern (206) und (208) gekoppelt\nund zeigt den Speicherbankschaltern (206) und (208) an, wie Daten von der DIMM-Schnittstelle (202) empfangen und/oder gespeichert werden sollen (vgl. Abs.\n[0028], [0029] und Fig. 2). Zum Beispiel enthält der Speicherbankschalter 206 die\nPorts A und B, die mit den Datenbussen 234 und 236 gekoppelt sind, durch die er\nDateninformationen zu und/oder von vier Speicherbänken (d. h. Bank 0, Bank 1,\nBank 2 und Bank 3) sendet und empfängt. Die vier Speicherbänke (d. h. Bank 0,\nBank 1, Bank 2 und Bank 3) 212, 214, 216 und 218 sind auch kommunikativ mit\neinem Adressbus 220 gekoppelt, über den sie Adress- und Befehlsinformationen\nvon der Steuereinheit 204 empfangen. In einer Ausführungsform decodiert die\nSteuereinheit 204 eine über die DIMM-Schnittstelle 202 empfangene\nSpeicheradresse, bestimmt, welcher Speicherbank die empfangene Adresse\n\nentspricht, und bewirkt, dass die Speicherbankschalter 206 und 208 die richtige\nSpeicherbank aktivieren. Die Steuereinheit 204 kann eine empfangene Adresse auf\nmehrere Arten abbilden. Beispielsweise kann die Steuereinheit 204 einfach die\nniedrigeren Speicheradressen Port A und höhere Speicheradressen Port B\nzuordnen. Obwohl Adressinformationen an alle Speicherbänke über den\nAdressbus 220 gesendet werden können, kann der Speicherbankschalter 206\nund/oder die Steuereinheit 204 bestimmen, auf welche Speichervorrichtungen oder\nBänke zugegriffen wird (entweder für Lese- und/oder Schreiboperationen oder\nandere Operationen). Die Steuereinheit 204 kann eine Zustandsmaschine\nimplementieren, die die Speicherbankschalter 206 und 208 steuert, wodurch\ngesteuert wird, auf welche Speicherbänke/Vorrichtungen, die mit den Ports A und\nB gekoppelt sind, zugegriffen wird (vgl. Abs. [0030] bis [0032] und Fig. 2).\n\nFigur 3 der NK 11 mit Illustrationen Figur 4 der NK 11 mit Illustrationen\ndes Senats des Senats\n\nDie Figur 3 veranschaulicht ein Blockdiagramm eines Adress- und\nBefehlsverarbeitungssystems 300, das als Teil der Steuereinheit 204 implementiert\nsein kann. Das Befehlsverarbeitungssystem 300 steuert die physische\nBankauswahl und die Bankumschaltrichtung. Speicheradressen und\n\nBefehlsinformationen werden von der DIMM-Schnittstelle 202 empfangen, in einem\nRegister 302 gepuffert und über den Adressbus 220 an alle Speicherbänke (z. B.\nBank 0, Bank 1, Bank 2 und Bank 3) gesendet. Eine Bankschalter-Zustandsmaschine 308 bestimmt dann, welche Speicherbank aktiviert oder auf\nwelche zugegriffen werden soll. In einer Ausführungsform der Erfindung ist diese\nZustandsmaschine 308 eine logische Übersetzungstabelle, die eine primäre\nRaumadresse auf eine sekundäre Raumadresse basierend auf der vorhandenen\nSpeicherkonfiguration abbildet. Die Zustandsmaschine 308 sendet über den\nSteuerbus 210 Steuerinformationen an die Speicherbankschalter 206 und 208, um\nanzuzeigen, welche Speicherbänke aktiviert/deaktiviert werden sollen oder auf\nwelche zugegriffen werden soll. In einer Ausführungsform der Erfindung bildet die\nSteuereinheit 204 eine logische Speicherbank auf zwei physikalische\nSpeicherbänke ab. Dies wird erreicht, indem eine der beiden physikalischen\nSpeicherbänke (z. B. entweder Port A oder Port B) selektiv aktiviert oder aktiviert\nwird, während die andere deaktiviert oder deaktiviert wird (vgl. Abs. [0039], [0040]\nund Fig. 3). Die Figur 4 veranschaulicht ein Blockdiagramm eines\nDatenverarbeitungssystems 400, das als Teil des Speicherbankschalters 206\nimplementiert sein kann. Daten werden von der DIMM-Schnittstelle 202 über den\nDatenbus 230 zu bidirektionalen Signaltreibern 402 und 404 übertragen, die Daten\nüber getrennte Datenbusse 234 und 236 zu den verschiedenen Sätzen von\nSpeicherbänken übertragen und empfangen. Eine Lese-/Schreib-Logikeinheit 406\nbestimmt, ob Daten von den Speichervorrichtungen (z. B. 212) gelesen oder in\ndiese geschrieben werden (vgl. Abs. [0045] und Fig. 4). Die Figur 13\nveranschaulicht eine Dual-Chip-Select-Speicherkonfiguration, in der eine\nSteuereinheit 1302 und ein Bankschalter 1304 verwendet werden, um zwei\nSpeicherbänke 1306 und 1308 zu steuern, wobei jede Speicherbank zwei\nSpeichervorrichtungen 1310 in einem gemeinsamen Bus aufweist (vgl. Abs. [0056]\nund Fig. 13).\n\nFigur 13 der NK 11 mit Illustrationen des Senats\n\nSomit offenbart die Druckschrift NK 11 in Übereinstimmung mit dem Wortlaut des\nerteilten Anspruchs 1\n\n1. A memory module (vgl. Abs. [0027]: “memory module 106”, Abs. [0047]:\n“memory module 500” und Fig. 1, 5) operable in a computer system\n(vgl. Abs. [0027]: “computing system 100” und Fig. 1) with a memory\ncontroller (vgl. Abs. [0027]: “processing unit 102” und Fig. 1),\n1.1 the computer system including a set of control signal lines (vgl. Abs.\n[0027]: “the bus size or communication path 110 to and/or from the\nmemory module 106”; Abs. [0028]: “The DIMM interface 202 may be\ncoupled to a memory socket and communication bus over which data,\nmemory addresses, commands, and control information are\ntransmitted” und Fig. 1, 2) and first number of data signal lines (vgl.\nAbs. [0027]: “the bus size or communication path 110 to and/or from the\nmemory module 106”; Abs. [0028]: “The DIMM interface 202 may be\ncoupled to a memory socket and communication bus over which data,\n\nmemory addresses, commands, and control information are\ntransmitted” und Fig. 1, 2) between the memory module (106) and the\nmemory controller (102),\n1.1.1 the first number of data signal lines (110) including a second number of\nsets of data signal lines (110; die Figur 5 offenbart neun Schalter 508,\ndie gemäß Abs. [0049] den Schaltern 206 entsprechen. Gemäß Figur 2\nführt zu jedem Schalter 206 eine Datensignalleitung 230 (vgl. Abs.\n[0029]: „data bus 230“), so dass in Figur 5 eine zweite Anzahl „neun“\nvon Sätzen von Datensignalleitungen 230 offenbart sind. Da der\nDatenbus 230 eine Bitbreite von 8 Bit hat (siehe Figur 2: „Data Byte 0“;\nein Byte entspricht 8 Bit), beträgt die erste Anzahl an\nDatensignalleitungen 72 (9 * 8 = 72)),\n1.1.2 each set of data signal lines (230) for conducting an 8-bit section of\neach data signal (siehe Figur 2: “Data Byte 0”) between the memory\nmodule (106, 500) and the memory controller (102),\n1.2 the memory module (106, 500) comprising:\n1.2.1 a module board (vgl. Abs. [0047]: “substrate 502” und Fig. 5) configured\nto be coupled to the memory controller (102) via the set of control signal\nlines (110) and the first number of data signal lines (110) (vgl. Abs.\n[0047]: “The memory module 500 also includes an edge interface 506\nthat serves to communicatively couple the memory module 500 to a\nmemory slot or to a communication bus (e.g., memory bus, etc.).”),\n1.2.2 the module board (502) being mountable in a module slot of the\ncomputer system and having an edge connector (506) comprising a\nplurality of electrical contacts which are positioned on an edge (siehe\nFig. 5) of the module board (502) and are positioned to be releasably\ncoupled to corresponding contacts of a computer system socket (vgl.\nAbs. [0028]: „coupled to a memory socket“) (eine lösbare Kopplung liest\nder Fachmann bei einer Leiterplattenschnittstelle selbstverständlich\nmit);\n\n1.2.3 a plurality of memory devices (vgl. Abs. [0056]: “two memory banks\n1306 & 1308, each memory bank having two memory devices 1310”\nund Fig. 13) coupled to the module board (502; siehe Fig. 5) and\narranged in multiple ranks (vgl. Abs. [0050]: “illustrated in FIG. 5, the\nmemory devices 504 & 512 on the memory module 500 may be\narranged as nine memory bank switches or sets 508 having two\nmemory banks 504 & 512 each”; In Figur 13 sind 4\nSpeichervorrichtungen in 4 Reihen angeordnet. Bei neun Schaltern\nergeben sich 4 Reihen (hellgelb, hellblau, gelb, blau) mit jeweils neun\nSpeichervorrichtungen),\n1.2.3.1 each rank of the multiple ranks (vgl. in Figur 13 jede der 4 Reihen\n(hellgelb, hellblau, gelb, blau)) having a bit width equal (vgl. Fig. 2: 234,\n236; “Byte 0”, also jeweils 8 Bit) to a bit width of the memory module\n(vgl. Fig. 2: 230; “Data Byte 0”, also 8 Bit) (vgl. Abs. [0030]: “For\nexample, memory bank switch 206 includes Port A and Port B, coupled\nto data busses 234 & 236 respectively, through which it sends and\nreceives data information to and/or from four memory banks (i.e., Bank\n0, Bank 1, Bank 2, and Bank 3).”);\n1.2.4 a module controller (vgl. Abs. [0047]: “memory controller 510”; Abs.\n[0028]: “control unit 204”; Abs. [0056]: “control unit 1302” und Fig. 2, 5,\n13) coupled to the module board (502) and configured\n1.2.4.1 to receive input control signals for a read or write operation from the\nmemory controller (102) via the set of control signal lines (110) (vgl.\nAbs. [0047]: “A memory controller 510 is mounted on the substrate 502\nand configured to control write and read operations to/from the memory\ndevices 506. The memory controller 510 is communicatively coupled to\nthe edge interface 506 and receives address, command, and control\nsignals from the edge interface 506.”, in Figur 2 rechts unten\n“Address/Command”, sowie in Figur 13 die Eingangssignale in die\nControl Unit 1302) and\n1.2.4.2 to output first module control signals (210) based on the input control\nsignals (vgl. Abs. [0047]: “The memory controller 510 is also\ncommunicatively coupled to one or more memory bank switch 508 to\n\ncontrol data Read and/or Write operations to/from the one or more\nmemory devices 504 & 512”; Abs. [0031]: “the control unit 204 decodes\na memory address received over the DIMM interface 202, determines\nto which memory bank the received address corresponds, and causes\nthe memory bank switch 206 and 208 to activate the correct memory\nbank.”; Abs. [0039]: “The state machine 308 sends control information\nto the memory bank switches 206 & 208 via the control bus 210 to\nindicate which memory banks should be activated/deactivated or\naccessed.” und Fig. 2, 3, 5),\n1.2.4.3 the read or write operation being targeted at a specific one of the\nmultiple ranks (Da die von dem Speichercontroller empfangenen\nSpeicheradressen und Befehle für eine Lese- oder Schreiboperation\nsowohl die Speicherbankschalter 206 & 208 mittels der\nZustandsmaschine 308 über den Bus 210 steuern (vgl. Abs. [0028],\n[0029], [0032] und [0039] sowie Fig. 2 bis 4), als auch die Reihe mittels\nder aus den empfangenen Chip-Auswahlsignalen CS0 und CS1\nerzeugten Chip-Auswahlsignalen CS0A, CS1A, CS0B und CS1B (vgl.\n„Control Unit ASIC“ in Figur 13) ausgewählt wird, ist die Lese- oder\nSchreiboperation auch auf eine bestimmte Reihe in Figur 13 (hellgelb,\nhellblau, gelb, blau) abgezielt)\n1.2.5 and second number of load-reducing circuits (vgl. Abs. [0050]: “in FIG.\n5, … nine memory bank switches … 508”; Abs. [0049]: “the memory\nbank switches 508 are memory bank switches 206 as described above”;\nAbs. [0056]: “bank switch 1304”; Abs. [0045]: “data processing system\n400” und Fig. 2, 4, 5, 13) coupled to the module board (502) and\nconfigured to receive the first module control signals (vgl. Abs. [0031]:\n“the control unit 204 … causes the memory bank switch 206 and 208 to\nactivate the correct memory bank.”; Abs. [0039]: “sends control\ninformation to the memory bank switches 206 & 208 via the control bus\n210” und Fig. 2 bis 4),\n1.2.5.1 each respective one of the second number of load-reducing circuits\n(508 in Fig. 5 bzw. 206 in Fig. 2; 400 in Fig. 4; 1304 in Fig. 13; Abs.\n[0049]: “the memory bank switches 508 are memory bank switches 206\n\nas described above”) being coupled to a respective set of the second\nnumber of sets of data signal lines (230 in Fig. 2, 4, 13) and\n1.2.5.2 to at least one respective memory device (vgl. Abs. [0056]: “two\nmemory banks 1306 & 1308, each memory bank having two memory\ndevices 1310” und Fig. 13) in each of the multiple ranks (in Figur 13 ist\njede lastreduzierende Schaltung 1304 mit wenigstens einer\nSpeichervorrichtung (hellgelb, hellblau, gelb, blau) in jeder von den\nmehreren Reihen (hellgelb, hellblau, gelb, blau) gekoppelt),\n1.2.5.3 the second number of load-reducing circuits (508 in Fig. 5 bzw. 206 in\nFig. 2) being disposed on the module board (502) at respective\npositions corresponding to respective sets of the second number of sets\nof data signal lines (230 in Fig. 2); and\n1.2.5.4 wherein the each respective one of the load-reducing circuits (206 in\nFig. 2; 400 in Fig. 4; vgl. Abs. [0045]: “This data processing system 400\nmay be implemented as part of the memory bank switch 206.”) includes\ndata paths and logic (vgl. Abs. [0045]: “A read/write logic unit 406\ndetermines whether data is being read from or written to the memory\ndevices (e.g., 212)”) controlling the data paths in response to the first\nmodule control signals (210; vgl. Abs. [0029]: “The control unit 204 is\ncommunicatively coupled to the dual memory bank switches 206 & 208\nvia a control bus 210 and indicates to the memory bank switches 206 &\n208 how data from the DIMM interface 202 should be received and/or\nstored” und Figur 4 rechts unten “BANK SWITCH CONTROL 210”)\n1.2.5.4.1so that the second number of load-reducing circuits (206 in Fig. 2; 400\nin Fig. 4) actively drive a data signal corresponding to the read or write\noperation between the specific one of the multiple ranks on the memory\nmodule (106, 500) and the memory controller (vgl. Abs. [0031]: “each\nmemory bank switch 206 and 208 includes signal drivers to drive data\nsignals to and from the memory banks and to and from the DIMM\ninterface 202”, Abs. [0045]: “Data is transmitted from the DIMM\ninterface 202 via the data bus 230 to bidirectional signal drivers 402 &\n404 that transmit and receive data over separate data busses 234 and\n236 to the different sets of memory banks. A read/write logic unit 406\n\ndetermines whether data is being read from or written to the memory\ndevices (e.g., 212). Memory configuration information 408 is obtained\nfrom the control unit.” und Fig. 2, 4. Da die Reihe in der Figur 13 mittels\nder Chip-Auswahlsignale CS0A, CS1A, CS0B und CS1B ausgewählt\nwird, wird das Datensignal DQ(7:0) zwischen der bestimmten einen\nReihe (hellgelb, hellblau, gelb oder blau) und dem Speichercontroller\ngetrieben), and\n1.2.5.4.2wherein the first module control signals (210) indicate a direction of data\nflow (vgl. Abs. [0047]: “The memory controller 510 is also\ncommunicatively coupled to one or more memory bank switch 508 to\ncontrol data Read and/or Write operations to/from the one or more\nmemory devices 504 & 512”; Abs. [0045]: “A read/write logic unit 406\ndetermines whether data is being read from or written to the memory\ndevices (e.g., 212)” und Fig. 2, 4, 5).\n\nDie Beklagte argumentiert, dass die Druckschrift NK 11 nicht die Merkmale 1.2.3\nund 1.2.3.1 offenbare. In dem von der Klägerinnen betrachteten\nAusführungsbeispiel gemäß Figur 5 der NK 11 solle eine Bank nur eine einzige\nSpeichervorrichtung umfassen, wobei die in Fig. 2 der NK 11 gezeigten „Banks 0“\nzu einer ersten Reihe zugeordnet werden könnten, die „Banks 1“ zu einer zweiten\nReihe, etc. Ein solches Verständnis sei aber durch die Lehre von NK 11 nicht\ngestützt. Eine Bank beziehe sich gemäß NK 11 auf eine oder mehrere\nSpeichervorrichtungen, die mit einem einzigen Speicherbank-Schalter verbunden\nseien. Nichts Anderes ergebe sich aus dem Ausschnitt von Absatz [0030] der\nNK 11, denn auch dort werde nur auf einen einzelnen „memory bank switch 206“\nBezug genommen. Darüber hinaus werde in den Figuren 11 und 13 jede Bank von\nzwei unterschiedlichen Chip-Select-Signalen angesteuert. Eine Gleichsetzung der\nBänke aus NK 11 mit streitpatentgemäßen Reihen sei somit nicht zulässig. Somit\nsei NK 11 insbesondere nicht zu entnehmen, dass die Speicherbänke mit einem\nbestimmten Index jeweils zu einer Reihe zusammengeschlossen würden. Insofern\nkenne NK 11 auch keine Reihen, die jeweils eine Bitbreite aufweisen, die gleich\ngroß sei wie die Bitbreite des Speichermoduls.\n\nDiese Argumentation kann nicht überzeugen. Den Absätzen [0054] und [0056]\ni. V. m. den Figuren 11 und 13 der NK 11 entnimmt der Fachmann, dass mehrere\nSpeichervorrichtungen (1112 bzw. 1310) einer Bank (1108 bzw. 1306) zugeordnet\nsein können. Dabei können die links in den Figuren gezeigten\nSpeichervorrichtungen (1112 bzw. 1310) einer Bank (1108 bzw. 1306) einer ersten\nReihe (A bzw. B) und die rechts gezeigten Speichervorrichtungen (1112 bzw. 1310)\neiner Bank (1108 bzw. 1306) einer zweiten Reihe (C bzw. D) zugeordnet werden.\nSomit entsprechen die Anordnungen der Speichervorrichtungen in den Figuren 11\nund 13 der NK 11 denen der Figuren 3B/4B und 3A/4A des Streitpatents. Der Figur\n5 i. V. m. der Figur 13 entnimmt der Fachmann beispielsweise eine Ausgestaltung\nmit 18 Bänken mit jeweils 2 Speichervorrichtungen, die in 4 Reihen angeordnet\nsind.\n\nDie Beklagte argumentiert, dass die Druckschrift NK 11 nicht offenbare, dass die\nvon dem Speichercontroller empfangenen Lese- oder Schreiboperationen auf eine\nbestimmte Reihe abziele, wie dies von Merkmal 1.2.4.3 verlangt werde. Gemäß der\nLehre von NK 11 werde dem Speichercontroller lediglich vorgegaukelt, dass er\nbestimmte spezifische Speichervorrichtung adressieren könnte. Tatsächlich kenne\nder Speichercontroller jedoch die innere Struktur des Speichermoduls nicht,\nsodass die Lese- oder Schreiboperation, die der Speichercontroller an das\nSpeichermodul sende, in Wirklichkeit nicht auf die von ihm bestimmten\nSpeichervorrichtungen – und somit auch nicht auf eine bestimmte Reihe – abziele.\nIn NK 11 würden mehrere physikalische Speicher-Bänke zu einer virtuellen\nSpeicherbank zusammengefasst, der durch die Steuereinheit (204) eine logische\nAdresse zugewiesen werde. In den Figuren 7A bis 7F sei angegeben, wie eine von\nder Steuereinheit erhaltene Adresse (primary address space) auf eine der\nmehreren Bänke (secondary address space) abgebildet werden könne. Die\nSteuereinheit des Speichermoduls gemäß NK 11 erhalte vom Speichercontroller\nim Zusammenhang mit einer Lese- oder Schreiboperation eine Adresse aus dem\nprimary address space, weil der Speichercontroller davon ausgehe, er habe es mit\neiner Speichervorrichtung/einer Speicherbank zu tun, die er, wie bekannt,\nadressieren könne. Von der internen Struktur des Speichermoduls bzw. der\nSpeicherbänke wisse er nichts. Die physikalische Bank, auf die eine vom\n\nSystemspeichercontroller empfangene Operation abziele, werde erst durch die\nstate machine der control unit beispielsweise gemäß einer der Zuordnungen in\nFiguren 7A bis 7F bestimmt. Wie der Figur 12 zu entnehmen sei, empfange die\nSteuereinheit (1202) lediglich ein einziges Chip-Select-Signal CS0. Die\nSteuereinheit gebe aber zwei verschiedene Chip-Select-Signale CS0A und CS0B\naus. Das heiße also, der Speichercontroller adressiere das Speichermodul mit dem\nBefehl, auf die Reihe, die durch CS0 angezeigt wird, zuzugreifen. Tatsächlich\nzugegriffen werde aber entweder auf die durch CS0A oder CS0B angezeigte Reihe.\nDiese „Umadressierung“ sei durch die Steuereinheit notwendig, weil der\nSpeichercontroller die innere Struktur des Speichermoduls der NK 11 nicht kenne,\nsondern vielmehr im Glauben gelassen werde, er könne direkt die durch CS0\nangezeigte Reihe ansteuern. Somit zielten die Lese- oder Schreiboperationen, die\nvom Speichercontroller empfangen werden, nicht auf eine bestimmte\n(physikalische) Reihe des Speichermoduls ab, da dem Speichercontroller diese\nnicht bekannt sei. Der Speicherbank-Schalter (memory bank switch) erhalte die\nphysikalische Adresse (der Speicher-Bank) erst von der Steuerschaltung (control\nunit). Somit sei der Speicherbank-Schalter der NK 11 auch nicht dazu ausgelegt,\nein Datensignal der Lese- oder Schreiboperation zwischen der vom\nSpeichercontroller adressierten bestimmten Reihe und einer dieser\nentsprechenden Reihe im Speichermodul nach NK 11 zu treiben. Das Merkmal\n1.2.5.4.1 sei somit in NK11 ebenfalls nicht offenbart\n\nAuch diese Argumentation kann nicht überzeugen. Wie bereits dargelegt, versteht\nder Fachmann den Absatz [0036] des Streitpatents derart, dass die\nSystemspeichersteuerung (420) der Steuerschaltung (430) mittels der\nSteuersignale, beispielsweise chip-select und Spaltenadresssignale, mitteilt, auf\nwelche Reihe die Lese- oder Schreiboperation abgezielt ist und gemäß Absatz\n[0038] eine Datenübertragungsschaltung (416) in Reaktion auf Modulsteuersignale\nselektiv zwischen zwei oder mehr Speichervorrichtungen (412) umschaltet. Dieses\noffenbart auch die NK 11 dem Fachmann, die beispielsweise in der Figur 13 den\nEmpfang eines Chip-Auswahlsignal (CS0, CS1) und die Übertragung der jeweiligen\nChip-Auswahlsignale (CS0A, CS0B, CS1A, CS1B) an die Speichervorrichtungen\noffenbart und im Absatz [0032] darauf hinweist, dass die Steuereinheit (204) eine\n\nempfangene Adresse auf mehrere Arten abbilden kann. Beispielsweise kann die\nSteuereinheit (204) die niedrigeren Speicheradressen Port A und höheren\nSpeicheradressen Port B zuordnen. Der Speicherbankschalter (206) und/oder die\nSteuereinheit (204) kann bestimmen, auf welche Speichervorrichtungen oder\nBänke zugegriffen wird (entweder für Lese- und/oder Schreiboperationen oder\nandere Operationen). Die Steuereinheit (204) kann eine Zustandsmaschine\nimplementieren, die die Speicherbankschalter (206) und (208) steuert, wodurch\ngesteuert wird, auf welche Speicherbänke/Vorrichtungen, die mit den Ports A und\nB gekoppelt sind, zugegriffen wird. Dabei wird ein Datenpfad wie bei einer Weiche\nzu der bestimmten einen Reihe über den Port A aktiviert und zu der anderen Reihe\nmittels Port B deaktiviert (Merkmal 1.2.4.3 i. V. m. Merkmal 1.2.5.4.1).\n\nDamit offenbart Druckschrift NK11 einen Gegenstand mit allen Merkmalen des\nAnspruchs 1 nach Hauptantrag, so dass dieser mangels Neuheit nicht patentfähig\nist (Art. 54 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).\n\n3.1 Zum Hilfsantrag 1\n\n3.1.1 Das Merkmal 1.2.6HA1 ist nicht ursprünglich offenbart. So verlangt das neue\nMerkmal 1.2.6HA1, dass jede Moduldatenleitung (452, 452’) des jeweiligen Satzes\nvon Moduldatenleitungen (452, 452’) mit einer jeweiligen Speichervorrichtung (412,\n412’) in jeder der mehreren Ränge verbunden ist. Der ursprünglichen Anmeldung\nNK3 ist jedoch im Hinblick auf die Merkmale 1.2.5.4 und 1.2.5.4.1 lediglich zu\nentnehmen, dass bei einem Schreibvorgang Daten auf zwei Datenpfade geleitet\nwerden, die als Pfad A und Pfad B bezeichnet sind. Die Ränge der\nSpeichervorrichtungen (412) sind ebenfalls in zwei Gruppen unterteilt, wobei eine\nGruppe dem Pfad A und eine Gruppe dem Pfad B zugeordnet ist.\nDementsprechend sind die Speichervorrichtungen 412A, 412C von Rang A und\nRang C über einen ersten der beiden Datenpfade mit den\nDatenübertragungsschaltungen 416 verbunden, und die Speichervorrichtungen\n412B, 412D von Rang B und Rang D sind über einen zweiten der beiden\nDatenpfade mit den Datenübertragungsschaltungen 416 verbunden (vgl. NK3, Abs.\n[0061]: „In the operational embodiment shown in Figure 5, in a write operation, data\n\nentering a data transmission circuit 416 via a data line 518 is driven onto two data\npaths, labeled path A and path B, preferably after passing through a write buffer\n503. The ranks of memory devices 412 are likewise divided into two groups with\none group associated with path A and one group associated with path B. As shown\nin Figure 3A, rank A and rank C are in the first group, and rank B and rank D are in\nthe second group. Accordingly, the memory devices 412A, 412C of rank A and rank\nC are connected to the data transmission circuits 416 by a first one of the two data\npaths, and the memory devices 412B, 412D of rank B and rank D are connected to\nthe data transmission circuits 416 by a second one of the two data paths.“ und Fig.\n3A, 5). Der Fachmann konnte der ursprünglichen Anmeldung somit nur entnehmen,\ndass die beiden Speichervorrichtungsgruppen nicht über eine einzige, sondern\nüber unterschiedliche Datenleitungen mit einer Datenübertragungsschaltung 416\nverbunden sind.\n\nDer Anspruch 1 des Hilfsantrags 1 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.1.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 1\ndem Fachmann aus der QE4 nahegelegt.\n\nFigur 5 der QE4 mit farbigen Illustrationen des Senats\n\nDie US 7,464,225 B2 (QE4) betrifft integrierte Schaltkreisvorrichtungen, die\nHochgeschwindigkeitssignalisierung solcher Vorrichtungen,\nSpeichervorrichtungen und Speichersysteme (vgl. QE4, Sp. 1, Z. 8-10). Die Figur\n5 stellt eine Speichermodultopologie dar, die mehrere integrierte Schaltkreis-Speichervorrichtungen und mehrere integrierte Schaltkreis-Puffervorrichtungen mit\neiner integrierten Schaltkreis-Puffervorrichtung 501 für Steuer-, Adress- und/oder\nTaktinformationen umfasst. Dabei ist die Puffervorrichtung 501 mit den\nSignalpfaden 121 und 121a-b gekoppelt. Die Puffervorrichtung 501 gibt Steuer-,\nAdress- und/oder Taktinformationen an die Puffervorrichtungen 100a–b auf dem\nSignalpfad 121a und an die Puffervorrichtungen 100c–d auf dem Signalpfad 121b\naus. Die Puffervorrichtung 501 kopiert die auf dem Signalpfad 121 empfangenen\nSteuer-, Adress- und/oder Taktinformationen und wiederholt die Steuer-, Adressund/oder Taktinformationen auf den Signalpfaden 121a-b. Die Puffervorrichtung\n501 empfängt Steuerinformationen, wie etwa eine Paketanforderung, die einen\nZugriff auf mindestens eine der integrierten Speicherschaltungsvorrichtungen\n101a–d spezifiziert, und gibt ein entsprechendes Steuersignal (auf Signalpfad 121a\n\nund/oder 121b) an die angegebene integrierte Speicherschaltungsvorrichtung aus\n(vgl. QE4, Sp. 6, Z. 29-52 und Fig. 5). In einer Ausführungsform einer\nSpeicherleseoperation empfängt der Puffer 100a Steuerinformationen\n(einschließlich Adressinformationen), die in einem Paketformat von einem Master\nauf dem Signalpfad 121 vorliegen können, und überträgt als Reaktion darauf\nentsprechende Signale an eine oder mehrere oder alle Speichervorrichtungen\n101a-d auf einem oder mehreren Signalpfaden 1005. Eines oder mehrere der\nSpeichergeräte 101a-d können durch die Übertragung von Daten an den Puffer\n100a reagieren, der die Daten über einen oder mehrere Signalpfade 1006 empfängt\nund als Reaktion entsprechende Signale an einen Master (oder einen anderen\nPuffer) sendet. Ein Master überträgt die Steuerinformationen über einen oder\nmehrere Signalpfade 121 und empfängt die Daten über einen oder mehrere\nSignalpfade 120a (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 4). In einer Ausführungsform einer\nSpeicherschreiboperation empfängt der Puffer 100a Steuerinformationen\n(einschließlich Adressinformationen), die in einem Paketformat vorliegen können,\nvon einem Master auf dem Signalpfad 121 und empfängt die Schreibdaten für ein\noder mehrere Speichergeräte 101a-d, die in einem Paketformat vorliegen können\nvon einem Master auf Signalpfad 120a. Der Puffer 100a überträgt dann\nentsprechende Signale an eine oder mehrere oder alle Speichervorrichtungen\n101a-d auf einem oder mehreren Signalpfaden 1006, damit die Schreibdaten\ngespeichert werden können. Ein Master überträgt die Steuer-/Adress-\n/Taktinformationen über einen oder mehrere Signalpfade 121 und überträgt die\nSchreibdaten über einen oder mehrere Signalpfade 120a (vgl. Sp. 13, Z. 9-20). In\neiner Ausführungsform können gleichzeitige Schreib- und/oder Lesevorgänge für\nverschiedene Speichergeräte in den Speichergeräten 101a–d erfolgen (vgl. Sp. 13,\nZ. 21-23). Durch Modifizieren des Puffers 100a können neue\nSchnittstellenstandards von Speichergeräten schrittweise eingeführt werden, um\nmit einem Master oder einem Speichersystem zu arbeiten, das ältere\nSchnittstellenstandards unterstützt. In einer Ausführungsform kann ein\nSpeichermodul über eine Schnittstelle oder einen Sockel eines älteren\nSpeichermoduls eingesetzt werden, während Speichervorrichtungen neuerer\nGeneration auf dem Speichermodul angeordnet sein können. Die\nAbwärtskompatibilität mit vorhandenen Generationen von Speichergeräten kann\n\nerhalten bleiben. In ähnlicher Weise können schrittweise neue Generationen von\nMastern oder Controllern eingeführt werden, die die Funktionen neuer\nGenerationen von Speichergeräten nutzen und gleichzeitig die\nAbwärtskompatibilität mit bestehenden Generationen von Speichergeräten\nbeibehalten (vgl. Sp. 17, Z. 9-24). Die Figur 18 veranschaulicht ein Blockdiagramm\neiner Puffervorrichtung 100a.\n\nFigur 10 der QE4 Figur 18 der Druckschrift QE4\n\nDie Beklagte argumentiert, dass die QE4 speziell bezogen auf das Speichermodul\nnach Figur 5 angebe, dass die tatsächliche Zugriffsgeschwindigkeit auf die\nSpeichervorrichtungen im Vergleich zur Zugriffsgeschwindigkeit durch das System\nreduziert werde (um einen Faktor 2, 4, 8 etc.). Als Vorteil dieses Vorgehens nenne\nQE4, dass billigere Speichervorrichtungen benutzt werden könnten. Um es dem\nSystem zu ermöglichen, mit höherer (doppelter, vierfacher, achtfacher etc.)\nGeschwindigkeit auf das Speichermodul, das allerdings nur Speichervorrichtungen\nenthalte, die geringere (einfache) Zugriffsgeschwindigkeit unterstützen,\nzuzugreifen, müsse auf mehrere Speichervorrichtungen gleichzeitig zugegriffen\nwerden.\n\nDiese Argumentation kann nicht überzeugen. Zwar entnimmt der Fachmann der\nQE4 in einem Ausführungsbeispiel in Bezug auf Figur 5, dass beispielsweise die\nSchnittstelle so schnell wie die angegebene Signalrate arbeiten kann, während die\nSpeichergeräte 101a-d mit der Hälfte der Datensignalrate arbeiten können, sodass\nrelativ kostengünstigere Speichergeräte verwendet werden können (vgl. QE4, Sp.\n7, Z. 32-38), wobei der Fachmann diese Variante so versteht, dass auf zwei\nSpeichervorrichtungen gleichzeitig zugegriffen werden müsste (vgl. Sp. 13, Z. 21-\n23).\n\nJedoch wird in diesem Ausführungsbeispiel bereits mehrfach darauf hingewiesen,\ndass diese Ausgestaltung nur eine „kann“-Variante ist („may be“) und somit auch\nandere Ausgestaltungen möglich sind. Zudem offenbart die QE4 dem Fachmann\nauch den umgekehrten Fall, dass in einer Ausführungsform ein Speichermodul\nüber eine ältere Speichermodulschnittstelle oder einen älteren\nSpeichermodulsteckplatz eingesetzt werden kann, während Speichervorrichtungen\nneuerer Generation auf dem Speichermodul angeordnet sein können (vgl. Sp. 17,\nZ. 12-16: „In an embodiment, a memory module may be inserted using an older\nmemory module interface or socket, while newer generation memory devices may\nbe disposed on the memory module.“). Überdies ist bezüglich der Lese- und der\nSchreiboperation angegeben, dass die Signal- und Datenübertragung auch nur zu\noder von einer der Speichervorrichtungen erfolgen kann (vgl. Sp. 12, Z. 60 – Sp.\n13, Z. 20: „memory read operation … One … of memory devices 101a-d may\nrespond by transmitting data to buffer 100a which receives the data via one or more\nsignal paths 1006 and in response, transmits corresponding signals to a master (or\nother buffer). … memory write operation … buffer 100a … receives the write data\nfor one … memory devices 101a-d that may be in a packet format from a master\non signal path 120a. Buffer 100a then transmits corresponding signals to one …\nmemory devices 101a-d on one or more signal paths 1006 so that the write data\nmay be stored.“). So bezieht sich in einer Ausführungsform ein Befehl auf eine\nSpeicheroperation einer bestimmten integrierten Speicherschaltung (vgl. Sp. 5,\nZ. 24-26: „In an embodiment, a command relates to a memory operation of a\nparticular integrated circuit memory device.“). Außerdem kann gleichzeitig auf\nmehrere Speichergeräte in verschiedenen Datenscheiben zugegriffen werden (vgl.\n\nSp. 5, Z. 31-32: „Also, multiple memory devices in different data slices can be\naccessed simultaneously“). Diesen Angaben entnimmt der Fachmann somit, dass\nzum einen auch nur auf eine Speichervorrichtung in einer Datenscheibe („data\nslice“) und zum anderen auch gleichzeitig auf jeweils eine Speichervorrichtung in\nverschiedenen Datenscheiben zugegriffen werden kann.\n\nSomit entnimmt der Fachmann der Druckschrift QE4 in Übereinstimmung mit dem\nWortlaut des Anspruchs 1 nach Hilfsantrag 1\n\n1. A memory module (vgl. Sp. 6, Z. 33: “memory module 500”) operable in\na computer system with a memory controller (vgl. Sp. 8, Z. 38-39:\n“master”),\n1.1 the computer system including a set of control signal lines (vgl. Sp. 6,\nZ. 34: “signal paths 121”) and first number of data signal lines (vgl. Sp.\n3, Z. 49: “signal paths 120a-d”) between the memory module (“500”)\nand the memory controller (“master”),\n1.1.1 the first number of data signal lines (“signal paths 120a-d”) including a\nsecond number of sets of data signal lines (“signal paths 120a-d”),\n1.1.2 each set of data signal lines (“signal paths 120a-d”) for conducting an\n8-bit section of each data signal between the memory module (“500”)\nand the memory controller (“master”) (vgl. Sp. 16, Z. 44-48: “interface\n1820a and 1820b are programmable to access different memory device\nwidths. For example, interfaces 1820a and 1820b may be programmed\nto connect to 16 \"x4\" width memory devices, 8 \"x8\" width memory\ndevices or 4 \"x 16\" width memory devices.”. Einen 8-Bit-Abschnitt zu\nleiten, liegt für den Fachmann somit nahe.),\n1.2 the memory module (“500”) comprising:\n1.2.1 a module board (vgl. Sp. 7, Z. 46-48: “printed circuit board”) configured\nto be coupled to the memory controller (vgl. Sp. 8, Z. 18: “coupled to a\nmaster.”) via the set of control signal lines (“121”) and the first number\nof data signal lines (“120a-d”) (vgl. Sp. 13, Z. 2-4: “A master transmits\nthe control information via one or more signal paths 121 and receives\nthe data via one or more signal paths 120a.”),\n\n1.2.2 the module board being mountable in a module slot of the computer\nsystem and having an edge connector comprising a plurality of electrical\ncontacts which are positioned on an edge of the module board and are\npositioned to be releasably coupled to corresponding contacts of a\ncomputer system socket (vgl. Sp. 8, Z. 9-12: “In an embodiment,\nconnector interface 920 is disposed on an edge of substrate 910. In an\nembodiment, a memory module 900 is inserted into a socket 940\ndisposed on substrate 950. In an embodiment, substrate 950 is a main\nboard”);\n1.2.3 a plurality of memory devices (vgl. Sp. 3, Z. 48: “memory devices 101ad”) coupled to the module board (“500”) and arranged in multiple ranks\n(für den Fachmann ist naheliegend, dass die Speichervorrichtungen\n101a jeweils eine Reihe bilden. Weitere Reihen bilden die 101b, 101c\nund 101d),\n1.2.3.1 each rank of the multiple ranks having a bit width equal to a bit width of\nthe memory module (Die Bit-Breite des Speichermoduls (Datenpfade\n120a-d) entspricht derjenigen der einzelnen Reihen\n(Speichervorrichtungen, die über Puffer 100a-d mit den Datenpfaden\n120a-d verbunden sind));\n1.3HA1 wherein, when the memory controller (“master”) executes a read or\nwrite operation, the read or write operation is targeted at a specific one\nof the multiple ranks of the memory module (vgl. Sp. 12, Z. 60 - Sp. 13,\nZ. 4: “In a memory read operation embodiment, buffer 100a receives\ncontrol information (including address information) that may be in a\npacket format from a master on signal path 121 and in response,\ntransmits corresponding signals to one … of memory devices 101a-d”;\nSp. 13, Z. 9-20: “In a memory write operation embodiment, buffer 100a\nreceives control information (including address information) that may be\nin a packet format from a master on signal path 121 and receives the\nwrite data for one … memory devices 101a-d”);\n1.2.4 a module controller (vgl. Sp. 6, Z. 32: “buffer device 501 for control”)\ncoupled to the module board (“500”; vgl. Fig. 5) and configured\n\n1.2.4.1 HA1 to receive input control signals for the read or write operation from the\nmemory controller (“master”) via the set of control signal lines (“121”)\n(vgl. Sp. 12, Z. 60 – Sp. 13, Z. 20) and\n1.2.4.2 to output first module control signals based on the input control signals\n(vgl. Sp. 6, Z. 35-37: “Buffer device 501 outputs control, address and/or\nclock information to buffer devices 100a-b on signal path 121a and to\nbuffer devices 100c-d on signal path 121b”),\n1.2.4.3 HA1 the read or write operation being targeted at the specific one of the\nmultiple ranks (da gemäß Sp. 12, Z. 60 – Sp. 13, Z. 20 die Lese- oder\nSchreiboperation auf eine bestimmte Speichervorrichtung, z.B. „101a“,\ngerichtet ist, zielt diese Operation auch auf einen bestimmten Rang,\nz.B. „a“ ab);\n1.2.5 and second number of load-reducing circuits (vgl. Sp. 6, Z. 36-37:\n“buffer devices 100a-b … buffer devices 100c-d”) coupled to the module\nboard (vgl. Fig. 5) and configured to receive the first module control\nsignals (vgl. Sp. 12, Z- 60 – Sp. 13, Z. 20) (da ein Buffer Device 100a\nim Datenpfad 120a einen Transceiver 1875 mit nur einem\nAusgangstreiber-Puffer und nur einem Empfänger-Puffer aufweist (vgl.\nSp. 13, Z. 63-64 und Fig. 18), präsentiert das Buffer Device 100a nur\ndie reduzierte Last eines Puffers und nicht die Lasten aller\nEingangspuffer aller Speichervorrichtungen 101a-d),\n1.2.5.1 each respective one of the second number of load-reducing circuits\n(“100a-d”) being coupled to a respective set of the second number of\nsets of data signal lines (“signal paths 120a-d”) (vgl. Fig. 5) and\n1.2.5.2 HA1 to at least one respective memory device (101a-d) in each of the\nmultiple ranks via a respective set of module data lines (“1006”) (vgl.\nSp. 8, Z. 61 – Sp. 9, Z. 1: “Here, data (read and/or write) may be\ntransferred between the plurality of integrated circuit memory devices\n101a-d and buffer 100a on a signal path 1006 (data). … Signal\npath1006 is a bus for providing bidirectional data signals between a\nplurality of integrated circuit memory devices 101a-d and buffer 100a”,\nSp. 12, Z. 67: “receives the data via one or more signal paths 1006”,\nSp. 13, Z. 16: “on one or more signal paths 1006” und Fig. 10),\n\n1.2.5.3 the second number of load-reducing circuits (“100a-d”) being disposed\non the module board (“printed circuit board”) at respective positions\ncorresponding to respective sets of the second number of sets of data\nsignal lines (“120a-d”, vgl. Fig. 5);\n1.2.6 HA1 wherein each module data line (“1006”) of the respective set of module\ndata lines (“1006”) is connected to a respective memory device (“101ad”) in each of the multiple ranks (vgl. Sp. 8, Z. 61 – Sp. 9, Z. 1), such\nthat each data signal line (“120a-d”) of the respective set of the second\nnumber of sets of data signal lines (“120a-d”) and a corresponding\nmodule data line (“1006”) of the respective set of module data lines\n(“1006”) carry data from the memory controller (“master”) through the\nrespective load-reducing circuit (“100a-d”) to the respective memory\ndevice (“101a-d”) in each of the multiple ranks (vgl. Sp. 12, Z. 60 – Sp.\n13, Z. 20 und Fig. 5, 10);\nand\n1.2.5.4 wherein the each respective one of the load-reducing circuits (“100ad”) includes data paths and logic controlling the data paths in response\nto the first module control signals (vgl. Fig. 18)\n1.2.5.4.1so that the second number of load-reducing circuits (“100a-d”) actively\ndrive a data signal corresponding to the read or write operation between\nthe specific one (“a”) of the multiple ranks on the memory module\n(“500”) and the memory controller (“master”) (vgl. Sp. 12, Z. 66 – Sp.\n13, Z. 1: “buffer 100a which receives the data via one or more signal\npaths 1006 and in response, transmits corresponding signals to a\nmaster”, Sp. 13, Z. 63-64: “transceiver 1875 includes an output driver\nand a receiver”, Sp. 14, Z. 13-15: “Interface 1820b includes a\ntransceiver 1894 coupled to signal path 1006 to transfer data between\nbuffer 100a and one or more memory devices 101a-d as illustrated in\nFIG. 10” und Fig. 18), and\n1.2.5.4.2wherein the first module control signals indicate a direction of data flow\n(da der Buffer 100a über den Signalpfad 121 Steuersignale für eine\nLese- oder Schreibopeartion vom Buffer 510 erhält (vgl. Sp. 12, Z. 60 –\nSp. 13, Z. 20), geben diese Steuersignale auch die Richtung des\n\nDatenflusses an).\n\nDie Beklagte argumentiert zur Merkmalsgruppe 1.2.3, dass der Figur 5 von QE4 zu\nentnehmen sei, dass die einem der Puffer 100a-d zugeordneten\nSpeichervorrichtungen 101a-d nur mit dem einen Puffer 100a-d verbunden seien.\nInsofern bilde jedes der data slices a-d jeweils für sich ein isoliertes System, das\nmit dem Puffer 501 (via Signalpfaden 121a-b) und dem System (via Signalpfaden\n120a-d) kommuniziere. Eine Verbindung von Speichervorrichtungen aus\nunterschiedlichen data slices sei nicht vorgesehen. Eine Reihe müsse als solche\ntechnisch-physikalisch identifiziert und angesteuert werden können. Eine Reihe sei\neine Gruppe von Speichervorrichtungen, die dieselben Chip-Select- oder Rank-Select-Signale erhalten, und die darauf gemeinschaftlich (im sog. Lockstep)\nreagierten.\n\nDiese Argumentation kann nicht überzeugen. Zum einen ist mit der\nMerkmalsgruppe 1.2.3 nicht beansprucht, dass die Speichervorrichtungen aus\nunterschiedlichen Reihen miteinander verbunden sind. Zum anderen ist in der Figur\n5 der QE4 der Puffer 501 über die Leitungen 121 und 103 mit den\nSpeichervorrichtungen 101a-d operativ gekoppelt. Darüber hinaus weist die QE4\nauch darauf hin, dass gleichzeitig auf mehrere Speichervorrichtungen in\nverschiedenen Datenbereichen zugegriffen werden kann (vgl. QE4, Sp. 5, Z. 31-\n32: „Also, multiple memory devices in different data slices can be accessed\nsimultaneously.“) Ferner ist von einem Lockstep im Streitpatent keine Rede.\n\nZum Merkmal 1.2.5.2HA1 argumentiert die Beklagte, dass - nachdem QE4 keine\nReihen offenbare - auch keiner der Puffer 100a-d mit wenigstens einer\nSpeichervorrichtung in den mehreren Reihen gekoppelt sein könne.\n\nAuch diese Argumentation kann nicht überzeugen. Die jeweiligen\nSpeichervorrichtungen 101a in den Datenbereichen a bis d („data slice a“ bis „data\nslice d“) bilden eine Reihe „a“. Somit ist die lastreduzierende Schaltung („Buffer\n100a“) auch mit wenigstens einer jeweiligen Speichervorrichtung in jeder von den\nmehreren Reihen „a“ bis „d“ über den Signalpfad 1006 im „data slice a“ gekoppelt\n\n(vgl. Fig. 5, 10) (Merkmal 1.2.5.2 HA1).\n\nZu den Merkmalen 1.2.4.3 HA1 und 1.2.5.4.1 führt die Beklagte aus, dass selbst\nwenn man die in Figur 5 von QE4 gezeigte geometrische Anordnung von\nSpeichervorrichtungen als Reihen im Sinne des Streitpatents gelten lassen würde,\nQE4 dennoch nicht offenbare, dass die Lese- oder Schreiboperation auf eine\nbestimmte von mehreren Reihen abziele: Denn in QE4 gehe es darum, für das\nSystem die Illusion einer höheren Zugriffsgeschwindigkeit zu erzeugen, als die\nverbauten Speichervorrichtungen tatsächlich unterstützen könnten. Dies könne nur\ndadurch umgesetzt werden, indem auf mehrere Speichervorrichtungen innerhalb\neines data slice gleichzeitig zugegriffen werde. Damit werde aber nicht auf eine\nbestimmte Reihe von Speichervorrichtungen abgezielt bzw. zugegriffen.\n\nAuch diese Argumentation kann nicht überzeugen, da - wie bereits dargelegt - in\neiner Ausführungsform der QE4 bezüglich der Lese- und der Schreiboperation\nexplizit angegeben ist, dass die Signal- und Datenübertragung auch nur zu oder\nvon einer der Speichervorrichtungen erfolgen kann (vgl. Sp. 12, Z. 60 – Sp. 13, Z.\n20). Überdies ist, auch wenn gemäß QE4, Sp. 5, Z. 31-32 simultan auf die jeweilige\nSpeichervorrichtung 101a der „data slice a“ und „data slice c“ zugegriffen wird, die\nLese- oder Schreiboperation nur auf eine bestimmte von den mehreren Reihen\nabgezielt.\n\nFerner führt die Beklagte aus, dass das Merkmal 1.1.2 in QE4 nicht bekannt sei.\nAuch dieses kann insofern nicht überzeugen, als das Leiten eines 8-Bit-Abschnitts\nfür den Fachmann naheliegend ist (vgl. QE4, Sp. 16, Z. 44-48: “interface 1820a\nand 1820b are programmable to access different memory device widths. For\nexample, interfaces 1820a and 1820b may be programmed to connect to 16 \"x4\"\nwidth memory devices, 8 \"x8\" width memory devices or 4 \"x 16\" width memory\ndevices.”).\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 1 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.2 Zum Hilfsantrag 2\n\n3.2.1 Gemäß Rechtsprechung des BGH kann durch eine Vorveröffentlichung auch\ndasjenige offenbart sein, was im Patentanspruch und in der Beschreibung nicht\nausdrücklich erwähnt, aus der Sicht des Fachmanns jedoch für die Ausführung der\nunter Schutz gestellten Lehre selbstverständlich ist und deshalb keiner besonderen\nOffenbarung bedarf, sondern „mitgelesen“ wird. Die Einbeziehung von\nSelbstverständlichem erlaubt jedoch keine Ergänzung der Offenbarung durch das\nFachwissen, sondern dient lediglich der vollständigen Ermittlung des Sinngehalts,\ndas heißt derjenigen technischen Information, die der fachkundige Leser der Quelle\nvor dem Hintergrund seines Fachwissens entnimmt (vgl. BGH, Urteil vom\n18. März 2014 – X ZR 77/12, GRUR 2014, 758 - Proteintrennung)\n\nDen ursprünglichen Anmeldeunterlagen ist zwar zu entnehmen, dass der\nModulcontroller konfiguriert ist, um die Eingangssteuersignale einschließlich der\nChipauswahlsignale zu registrieren (vgl. NK3, Abs. [0050]: „The control circuit 430,\n430' of certain embodiments is configurable to be operatively coupled to control\nlines 440, 440' to receive control signals (e.g., bank address signals, row address\nsignals, column address signals, address strobe signals, and rank-address or chipselect signals) from the system memory controller 420, 420'. The control circuit\n430, 430' of certain embodiments registers signals from the control lines 440, 440'\nin a manner functionally comparable to the address register of a conventional\nRDIMM.“). Jedoch ist nicht offenbart, dass genau diese Steuersignale,\neinschließlich der Chipauswahlsignale, über registrierte Steuerleitungen direkt an\ndie Speichervorrichtungen übertragen werden (Teilmerkmal 1.2.4.1.2HA2: „to\ntransmit registered control signals including registered chip-select signals to the\nplurality of memory devices (412, 412’)“), denn gemäß Abs. [0050] werden die\nChipauswahlsignale im Modulcontroller verändert (vgl. NK3, Abs. [0050]: „The\ncontrol circuit 430, 430’ may produce additional chip-select signals or output enable\nsignals based on address decoding. Examples of circuits which can serve as the\ncontrol circuit 430, 430' are described in more detail by U.S. Pat. Nos. 7,289,386\nand 7,532,537, each of which is incorporated in its entirety by reference herein.“).\n\nWie bereits im qualifizierten Hinweis ausgeführt, ist der US 7,532,537 B2 (ZP11) in\nSpalte 16, Zeile 45 bis Spalte 17, Zeile 67 zu entnehmen, dass basierend auf zwei\nchip-select Signalen (CS0-CS 1) und einem Zeile/Spalte Adresssignal (A n+1) vier\nchip-select Signale (CS 0A, CS 0B, CS1A , CS 1B) für vier Ränge erzeugt werden. Somit\nwerden nicht die registrierten zwei Chipauswahlsignale, sondern die erzeugten vier\nChipauswahlsignale übertragen.\n\nDie Beklagte argumentiert, dass der Fachmann einen offensichtlichen\nBezugszeichen-Fehler in der Formulierung („The registered control lines 440, 440'\nare also operatively coupled to the memory devices 412, 412’“) im Absatz [0050]\nder ursprünglichen Anmeldung NK3 feststelle und die Bezugszeichen 440 und 440‘\nin 442 und 442‘ korrigiere, da von registrierten Steuerleitungen die Rede sei, bei\ndenen es sich nur um die Weiterleitung bereits registrierter Signale handeln könne.\nDer vorherige Satz („The control circuit 430, 430’ of certain embodiments registers\nsignals from the control lines 440, 440’ in a manner functionally comparable to the\naddress register of a conventional RDIMM.”) besage, dass der Modulcontroller 430,\n430‘ die Signale von den Steuerleitungen 440, 440‘ registriere.\n\nDiese Argumentation kann nicht überzeugen. So entnimmt der Fachmann der\nFormulierung im Absatz [0050], dass die registrierten Steuerleitungen 440, 440'\nauch operativ mit den Speichergeräten 412, 412' verbunden sind (vgl. NK3, Abs.\n[0050]: „The registered control lines 440, 440' are also operatively coupled to the\nmemory devices 412, 412’“) und somit aufgrund des Adverbs “auch” unmittelbar\nund eindeutig, dass die Steuerleitungen 440, 440’ vom Speichercontroller 420 nicht\nnur mit dem Modulcontroller 430, 430‘ zum Registrieren der Signale, sondern auch\nvom Speichercontroller 420 mit den Speichervorrichtungen 412, 412‘ verbunden\nsind.\n\nSomit ist der ursprünglichen Anmeldung NK3 nicht zu entnehmen, dass der\nModulcontroller 430, 430‘ die registrierten Steuersignale, einschließlich\nregistrierter Chipauswahlsignale, vom Speichercontroller 420 unverändert an die\nmehreren Speichervorrichtungen 412, 412’ überträgt.\n\nDamit ist das Merkmal 1.2.4.1.2HA2 nicht ursprünglich offenbart.\n\nDas Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich\noffenbart.\n\nDer Anspruch 1 des Hilfsantrags 2 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.2.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 2\ndem Fachmann aus der QE4 nahegelegt.\n\nDie Beklagte argumentiert, dass in QE4 eine Verbindung von\nSpeichervorrichtungen aus unterschiedlichen data slices nicht vorgesehen sei.\nSomit beschreibe QE4 ein System von (isolierten) data slices, womit es auch nicht\nnaheliegend wäre, ausgehend von QE4 die unterschiedlichen data slices\nmiteinander zu verknüpfen, und schon erst recht nicht, dafür registrierte\nSteuerleitungen und Chip-Select-Signale vorzusehen.\n\nDieser Argumentation ist nicht zu folgen, denn zum Hilfsantrag 1 hatte die Beklagte\nerläutert, dass durch die Merkmale 1.2.5.2 HA1 und 1.2.6HA1 der Gegenstand von\nAnspruch 1 auf ein Speichermodul beschränkt sei, in dem jede Modul-Datenleitung\neine lastreduzierende Schaltung mit Speichervorrichtungen aus allen Reihen\nverbinde. Somit fordern diese Merkmale keine Verknüpfung unterschiedlicher data\nslices.\n\nDarüber hinaus entnimmt der Fachmann der QE4, dass die Puffervorrichtung 501\nSteuer-, Adress- und/oder Taktinformationen, die auf dem Signalpfad 121\nempfangen werden, kopiert und diese Steuer-, Adress- und/oder Taktinformationen\nauf den Signalpfaden 121a-b wiederholt (vgl. QE4, Sp. 6, Z. 37-41: „In an\nembodiment buffer device 501 copies control, address and/or clock information\nreceived on signal path 121 and repeats the control, address and/or clock\ninformation on signal paths 121a-b.“ und Fig. 5). Die Puffervorrichtung kann Daten,\n\nSteuerinformationen, Adressinformationen und/oder ein Taktsignal an mindestens\neine integrierte Speicherschaltung speichern und/oder weiterleiten (vgl. QE4,\nSp. 4, Z. 23-26: „the buffer device may store and/or route data, control information,\naddress information and/or a clock signal to at least one integrated circuit memory\ndevice“). Der Signalpfad 1005 umfasst einzelne Steuersignalleitungen und\nAdresssignalleitungen (vgl. QE4, Sp. 9, Z. 13-16: „Signal path 1005 includes\nindividual control signal lines … and address signal lines“ und Fig. 10). Da die\nSchnittstelle bekannte Standards unterstützt (vgl. Sp. 15, Z. 41: „interface\nstandards“, Sp. 17, Z. 11-12: „supports older interface standards“), ist für den\nFachmann selbstverständlich, dass die Steuer- und Adresssignale Chip-Select-Signale umfassen (Merkmale 1.2.4.1.1 HA2, 1.2.4.1.2HA2).\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 2 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.3 Zum Hilfsantrag 3\n\n3.3.1 Entsprechend der Argumentation zum Merkmal 1.2.4.1.2 HA2, ist auch\nbezüglich des Merkmals 1.2.4.1.2 HA3 den ursprünglichen Anmeldeunterlagen nicht\nzu entnehmen, dass die registrierten Steuersignale, einschließlich der registrierten\nSpaltenadresssignale, über registrierte Steuerleitungen unverändert an die\nSpeichervorrichtungen übertragen werden, denn gemäß Abs. [0050] werden die\nSignale im Modulcontroller verändert.\n\nDes Weiteren ist den ursprünglichen Unterlagen nicht zu entnehmen, dass das\nÜbertragen registrierter Spaltenadresssignale an die Speichervorrichtungen dazu\ndient, um auf die bestimmte Spalte in der spezifischen der mehreren Ränge\nzuzugreifen. Die Beklagte verweist diesbezüglich auf den Absatz [0062] der NK3,\ndem jedoch lediglich zu entnehmen ist, dass bekannt ist, dass es sich bei der\nColumn Address Strobe (CAS)-Latenz um eine Verzögerungszeit handelt, die\nzwischen dem Zeitpunkt vergeht, an dem der Speichercontroller 420 die\nSpeichermodule 402 darüber informiert, auf eine bestimmte Spalte in einem\n\nausgewählten Rang oder einer ausgewählten Zeile zuzugreifen, und dem Moment,\nin dem sich die Daten für oder aus der jeweiligen Spalte auf den Ausgangspins der\nausgewählten Rangfolge oder Zeile befinden. Während der Latenzzeit gelangen\nAdress- und Steuersignale vom Speichercontroller 420 zum Modulcontroller 430,\nder Steuersignale erzeugt, die an die Steuerlogikschaltung 502 gesendet werden\n(vgl. NK3, Abs. [0062]: „As is known, Column Address Strobe (CAS) latency is a\ndelay time which elapses between the moment the memory controller 420 informs\nthe memory modules 402 to access a particular column in a selected rank or row\nand the moment the data for or from the particular column is on the output pins of\nthe selected rank or row. … During the latency, address and control signals pass\nfrom the memory controller 420 to the control circuit 430 which produces controls\nsent to the control logic circuitry 502“). Diesen Angaben entnimmt der Fachmann\nunmittelbar und eindeutig lediglich, dass die Speichermodule 402, insbesondere\nderen Modulcontroller 430, jedoch nicht die Speichervorrichtungen 412\nSteuersignale für einen Zugriff auf eine bestimmte Spalte empfangen.\n\nDamit ist das Merkmal 1.2.4.1.2HA3 nicht ursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 3 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.3.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 3\ndem Fachmann aus der NK11 nahegelegt.\n\nDie Druckschrift NK 11 offenbart auch das Merkmal 1.3HA1 (vgl. NK 11, Abs. [0031]:\n„In one embodiment of the invention, the control unit 204 decodes a memory\naddress received over the DIMM interface 202, determines to which memory bank\nthe received address corresponds, and causes the memory bank switch 206 and\n208 to activate the correct memory bank. For example, if the control unit 204\ndetermines that a particular address is associated with, or mapped to, Bank 1212\ncoupled to memory bank switch 206, then it causes Port B to be activated and Port\nA to be disabled so that the data is written to the correct memory bank 212.“).\n\nDa die Merkmale 1.2.4.1 HA1 und 1.2.4.3HA1 des Hilfsantrags 3 den Merkmalen\n1.2.4.1 und 1.2.4.3 des Hauptantrags bis auf die grammatikalische Änderung des\nunbestimmten („a“) in einen bestimmten Artikel („the“) entsprechen, sind diese, wie\nzu den Merkmalen 1.2.4.1 und 1.2.4.3 des Hauptantrags ausgeführt, der NK11 zu\nentnehmen.\n\nDie NK11 offenbart überdies, dass die Steuereinheit (204) ein Adressbit, das einer\nSpalte (12) entspricht, zur Auswahl einer Speicherbank verwendet. Somit wird eine\nvon der Steuereinheit (204) empfangene primäre Adresse auf eine den\nSpeicherbänken entsprechende sekundäre Adresse abgebildet (vgl. NK11, Abs.\n[0037]: „the address bit corresponding to Column 12 is used to select a memory\nbank (banks on Port A or Port B). … Thus, a primary space address received by\nthe control unit 204 is mapped to a secondary space address corresponding to the\nmemory banks.“). Gemäß Figur 7A der NK11 ist auch ein Spaltenadresssignal in\nder sekundären Adresse enthalten:\n\nFigur 7A der NK11 mit farbigen Hervorhebungen des Senats\n\nDie Adressen, die weitergegeben werden, sind in Figur 13 „ACA“ und „ACB“\n(Merkmale 1.2.4.1.1HA3, 1.2.4.1.2 HA3).\n\nDes Weiteren offenbart die Druckschrift NK 11 in der Figur 9 einen Parameter\n„Posted CAS_n“. Da „POST“ für „Power-On Self-Test“ steht, versteht der\nFachmann den Parameter „Posted CAS_n“ so, dass das System beim Starten den\nCAS-Latenzwert einstellt (vgl. NK17, S. 1, zweiter Abs.: „When an ordinary modern\ncomputer is turned on, it starts by doing a self-test (POST). Since about the mids, this process includes automatically configuring the hardware currently\npresent. SPD is a memory hardware feature that makes it possible for the computer\nto know what memory is present, and what timings to use to access the memory.“\nund vierter Abs.: „For example, the SPD data on an SDRAM module might provide\ninformation about the CAS latency, allowing this to be correctly set without user\nintervention. “). Dabei ist dem Fachmann aus seinem Fachwissen bekannt, dass\ndie CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem\nBeginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle\n11.1 und S. 430, Fig. 11.4).\n\nAusschnitt aus Tabelle 11.1 der ZP2 Figur 11.4 der ZP2\n\nSomit ergeben sich die Merkmale 1.2.7 HA3 und 1.2.7.1 HA3 für den Fachmann in\nnaheliegender Weise aus seinem Fachwissen in Verbindung mit der NK11.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 3 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1\nEPÜ).\n\n3.4 Zum Hilfsantrag 4\n\n3.4.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich\noffenbart. Überdies ist das Merkmal 1.2.4.1.2 HA3, wie zum Hilfsantrag 3 ausgeführt,\nnicht ursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 4 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.4.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 4\ndem Fachmann aus der QE4 nahegelegt.\n\nDie QE4 offenbart zum einen, dass Adressen (z. B. Zeilen- und/oder\nSpaltenadressen) für den Zugriff auf bestimmte Speicherplätze in einem\nbestimmten integrierten Speicherschaltkreis und/oder Befehle auf dem Signalpfad\n121 von einer Speichermodul-Anschlussschnittstelle bereitgestellt werden (vgl.\nQE4, Sp. 5, Z. 20-24: „In an embodiment, addresses (for example, row and/or\ncolunm addresses) for accessing particular memory locations in a particular\nintegrated circuit memory device and/or commands are provided on signal path 121\nfrom a memory module connector interface.“). Zum anderen werden Steuer-,\nAdress- und/oder Taktinformationen von der Puffervorrichtung 501 kopiert und\ndiese Steuer-, Adress- und/oder Taktinformationen auf den Signalpfaden 121a-b\nwiederholt (vgl. QE4, Sp. 6, Z. 37-41 und Fig. 5). Die Puffervorrichtung kann Daten,\nSteuerinformationen, Adressinformationen und/oder ein Taktsignal an mindestens\neine integrierte Speicherschaltung speichern und/oder weiterleiten (vgl. QE4, Sp.\n4, Z. 23-26). Der Signalpfad 1005 umfasst einzelne Steuersignalleitungen,\nbeispielsweise eine Zeilenadress-Strobe-Leitung und eine Spaltenadress-Strobe-Leitung (vgl. QE4, Sp. 9, Z. 13-16: „Signal path 1005 includes individual control\nsignal lines, for example, a row address strobe line, colunm address strobe line,\netc., and address signal lines“ und Fig. 10). Somit werden Spaltenadressen vom\nBuffer 501 empfangen und an den Buffer 100a weitergeleitet, der diese an die\nSpeichervorrichtungen, um auf eine bestimmte Spalte zuzugreifen, weiterleitet\n(Merkmale 1.2.4.1.1HA3, 1.2.4.1.2 HA3).\n\nDes Weiteren offenbart die QE4, dass der Puffer 100a in einer Ausführungsform\nmit einem SPD-Gerät kommuniziert, um Parameter und\nKonfigurationsinformationen bezüglich Gerät 1000 und/oder Speichermodul 900 zu\n\nspeichern und abzurufen (vgl. Sp. 9, Z. 21-24: „In an embodiment, buffer 100a\ncommunicates with an SPD device to store and retrieve parameters and\nconfiguration information regarding device 1000 and/or memory module 900.“). Zu\nden SPD-Konfigurationsinformationen gehören Zeitinformationen oder Parameter\nfür den Zugriff auf Speichergeräte, beispielsweise eine Zeit für den Zugriff auf eine\nZeile oder das Speichergerät, eine Zeit für den Zugriff auf eine Spalte des\nSpeichergeräts (vgl. Sp. 10, Z. 3-7: „SPD configuration information includes timing\ninformation or parameters for accessing memory devices, such as a time to access\na row or the memory device, a time to access a column of the memory device“).\nAuch erwähnt die QE 4 eine Zugriffslatenz (vgl. Sp. 14, Z. 40: „access latency“).\nWie bereits ausgeführt, ist dem Fachmann aus seinem Fachwissen bekannt, dass\ndie CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem\nBeginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle\n11.1 und S. 430, Fig. 11.4), wobei der Fachmann die Datenrückgabe durch das\nDRAM als Datenrückgabe an den Ausgangspins versteht.\n\nSomit ergeben sich die Merkmale 1.2.7 HA3 und 1.2.7.1 HA3 für den Fachmann in\nnaheliegender Weise aus seinem Fachwissen in Verbindung mit der QE4.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 4 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.5 Zum Hilfsantrag 5\n\n3.5.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich\noffenbart. Überdies ist das Merkmal 1.2.4.1.2 HA2, wie zum Hilfsantrag 2 ausgeführt,\nnicht ursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 5 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.5.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 5\ndem Fachmann aus der QE4 nahegelegt.\n\nDer Fachmann entnimmt der QE 4, dass der Speichercontroller über den\nSignalpfad 120a (vgl. Fig. 5, 18) nur die Last des Transceivers 1875 sieht, wobei\ndieser Transceiver nur einen Eingangs- und einen Ausgangspuffer aufweist (vgl.\nQE4, Sp. 13, Z. 38-40: „buffer interface 1103a includes at least one transceiver\n1875 (i.e. transmit and receive circuit) coupled to signal path 120a to transmit and\nreceive data“, Sp. 13, Z. 63-64: „transceiver 1875 includes an output driver and a\nreceiver“ und Fig. 18). Dabei ist es für den Fachmann aufgrund gleicher\nAnforderungen und zur Vereinfachung naheliegend, die Eingangspuffer einer\nSchaltung, hier eines Buffer Device 100a und einer Speichervorrichtung 101a-d,\nidentisch zu designen. Damit sieht der Speichercontroller während einer\nSchreiboperation auf dem Signalpfad 120a jedoch nur die Last des einzelnen\nPuffers 1875, die der Last des Eingangspuffers einer einzelnen\nSpeichervorrichtung entspricht, mithin eine einzelne Speichervorrichtungslast von\ndem Speichermodul, so dass das Merkmal 1.2.5.5HA5 dem Fachmann durch die\nQE4 nahegelegt ist.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 5 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1\nEPÜ).\n\n3.6 Zum Hilfsantrag 6\n\n3.6.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich\noffenbart. Überdies ist das Merkmal 1.2.4.1.2 HA2, wie zum Hilfsantrag 2 ausgeführt,\nnicht ursprünglich offenbart.\n\nDas Merkmal 1.2.4.4 HA6 gibt an, dass die Modulsteuerung weiterhin dazu\nkonfiguriert ist, die ersten Modulsteuersignale in Einklang mit einem CAS-Latenzparameter an die zweite Anzahl von Lastreduzierungsschaltungen\nauszugeben und das Timing der Datensignale entsprechend dem Lese- oder\n\nSchreibvorgang in der zweiten Anzahl von Lastreduzierungsschaltungen im\nEinklang mit dem CAS-Latenzparameter zu steuern.\n\nDas Merkmal 1.2.4.4HA6 ist nicht zulässig, da der NK3 nur zu entnehmen ist, dass\nder Modulcontroller 430 während der CAS-Latenz Freigabesteuersignale explizit\nan die Steuerlogikschaltung 502 jeder Lastreduzierungsschaltung und nicht\nallgemein an die Lastreduzierungsschaltungen liefert (vgl. NK3, Abs. [0062]:\n„During the latency, … to the control circuit 430 which produces controls sent to\nthe control logic circuitry 502“, Abs. [0063]: „For a write operation, during the CAS\nlatency, the control circuit 430, in one embodiment, provides enable control signals\nto the control logic circuitry 502 of each data transmission circuit 416“).\n\nDarüber hinaus ist der ursprünglichen Anmeldung nicht zu entnehmen, dass die\nModulsteuerung allgemein dazu konfiguriert ist, das Timing der Datensignale\nentsprechend dem Lese- oder Schreibvorgang in der zweiten Anzahl von\nLastreduzierungsschaltungen im Einklang mit dem CAS-Latenzparameter zu\nsteuern (zweites Teilmerkmal 1.2.4.4HA6), denn dem Absatz [0063] der\nursprünglichen Anmeldung ist lediglich zu entnehmen, dass die Modulsteuerung\n430 für einen Schreibvorgang während der CAS-Latenz Freigabesteuersignale an\ndie Steuerlogikschaltung 502 jeder Datenübertragungsschaltung 416 liefert,\nwodurch die Steuerlogikschaltung 502 entweder Pfad A oder Pfad B auswählt, um\ndie Daten zu leiten (vgl. NK3, Abs. [0063]: „For a write operation, during the CAS\nlatency, the control circuit 430, in one embodiment, provides enable control signals\nto the control logic circuitry 502 of each data transmission circuit 416, whereby the\ncontrol logic circuitry 502 selects either path A or path B to direct the data.“), also\nexplizit die Pfade A und B gesteuert werden.\n\nDer Anspruch 1 des Hilfsantrags 6 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.6.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 6\ndem Fachmann aus der QE4 nahegelegt.\n\nWie zum Hilfsantrag 4 ausgeführt, offenbart die QE4 SPD-Konfigurationsinformationen in Form von Zeitinformationen oder Parameter für den\nZugriff auf Speichergeräte (vgl. Sp. 10, Z. 3-7), die an die\nLastreduzierungsschaltungen („Buffer 100a“) ausgegeben werden (vgl. Sp. 9,\nZ. 21-24) und die der Fachmann als CAS-Latenzparameter versteht. Da der Puffer\n100a in Figur 18 eine SPD-Logik enthält (vgl. Figur 18 oben rechts), der Puffer die\nSPD-Konfigurationsinformationen während einer Initialisierungs- oder\nKalibrierungssequenz liest und die richtigen Timing-Informationen für ein oder\nmehrere Speichergeräte ermittelt (vgl. Sp. 10, Z. 16-19: „During an initialization or\ncalibration sequence, a master or a buffer may read SPD configuration information\nand determine the proper timing information for one or more memory devices“), ist\nfür den Fachmann selbstverständlich, dass diese Zeitinformationen auch genutzt\nwerden, um das Timing der Datensignale der Lese- oder Schreibvorgänge in den\nLastreduzierungsschaltungen (100a) im Einklang mit dem CAS-Latenzparameter\nzu steuern (Merkmal 1.2.4.4 HA6).\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 6 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.7 Zum Hilfsantrag 7\n\n3.7.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich\noffenbart. Überdies ist das Merkmal 1.2.4.4 HA6, wie zum Hilfsantrag 6 ausgeführt,\nnicht ursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 7 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.7.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 7\ndem Fachmann aus den zu den Hilfsanträgen 1, 5 und 6 genannten Gründen aus\nder QE4 nahegelegt.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 7 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.8 Zum Hilfsantrag 8\n\n3.8.1 Das Merkmal 1.2.4.1.2HA2 ist, wie zum Hilfsantrag 2 ausgeführt, nicht\nursprünglich offenbart. Überdies ist das Merkmal 1.2.4.4 HA6, wie zum Hilfsantrag 6\nausgeführt, nicht ursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 8 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.8.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 8\ndem Fachmann aus der NK11 nahegelegt.\n\nWie bereits zum Hilfsantrag 3 ausgeführt, offenbart die Druckschrift NK11 auch die\nMerkmale 1.3HA1, 1.2.4.1HA1 und 1.2.4.3 HA1.\n\nDie NK11 offenbart überdies, dass die Steuereinheit („Control Unit ASIC“, 204,\n1302) Eingangssteuersignale („AC“, „CS0“, „CS1“) empfängt, wobei die\nEingangssteuersignale Chipauswahlsignale („CS0“, „CS1“), die zum Auswählen\ndes spezifischen der mehreren Ränge dienen, umfassen (vgl. NK11, Abs. [0056]:\n„FIG. 13 illustrates a dual chip-select memory configuration“, sowie Figuren 2 und\n13; Merkmal 1.2.4.1.1 HA2 ). Die Steuereinheit („Control Unit ASIC“, 204, 1302) ist\naußerdem dazu konfiguriert, die Eingangssteuersignale („AC“, „CS0“, „CS1“),\neinschließlich der Chipauswahlsignale („CS0“, „CS1“), zu registrieren (gemäß Figur\n13 erfasst die Steuereinheit die Signale „AC“, „CS0“ und „CS1“ und gibt die\n\nSteuersignale „ACA“, „CS0A“, „CS1A“, „ACB“, „CS0B“ und „CS1B“, die den\nerfassten Eingangssignalen „AC“, „CS0“ und „CS1“ entsprechen, aus) und\nregistrierte Steuersignale („ACA“, „CS0A“, „CS1A“, „ACB“, „CS0B“, „CS1B“),\neinschließlich registrierter Chipauswahlsignale („CS0A“, „CS1A“, „CS0B“, „CS1B“),\nüber registrierte Steuerleitungen (220) an die mehreren Speichergeräte (1310) zu\nübertragen, um den spezifischen der mehreren Ränge zur Durchführung des Leseoder Schreibvorgangs zu aktivieren (vgl. Fig. 2, 13; die Reihe wird mittels der Chip-Auswahlsignale CS0A, CS1A, CS0B und CS1B ausgewählt; Merkmal 1.2.4.1.2 HA2).\n\nZudem entnimmt der Fachmann der NK11, dass die ohmsche und/oder kapazitive\nLast auf dem Bus 110 nicht erhöht wird, da das Speichermodul 106 eine einzelne\nLast für den Bus 110 darstellt und nicht die Last der einzelnen daran gekoppelten\nSpeichervorrichtungen (vgl. Abs. [0027]: „Moreover, the resistive and/or capacitive\nload on the bus 110 is not increased because the memory module 106 presents a\nsingle load to the bus 110, not the load of the individual memory devices coupled\nthereto“ und Figur 1). Da hier im Gegensatz zur Last der mehreren gekoppelten\nSpeichervorrichtungen („load of the individual memory devices coupled thereto“)\nvon einer einzelnen Last („single load“) gesprochen wird, versteht der Fachmann\ndiese einzelne Last als einzelne Speichervorrichtungslast (Merkmal 1.2.5.5 HA5).\n\nErgänzend wird darauf hingewiesen, dass es für den Fachmann, wie von den\nKlägerinnen 3 und 4 dargelegt, naheliegend ist, die in der Figur 4 der NK11\ngezeigten taktflankengesteuerten D-Flipflops und Lesepuffer der bidirektionalen\nSignaltreiber 402 und 404 als Tristate-Puffer auszuführen, um eine Datenkollision\nauf dem Datenbus 230 zu verhindern (vgl. NK12, Fig. 4; ZP4, S. 636, ZP6, ab S.\n487, Kap. „Three-state logic“). Auch dabei entspricht die Last eines Tristate-Puffers\nbeim Schreiben der Last eines Eingangs-Tristate-Puffers einer einzelnen\nSpeichervorrichtung.\n\nWie zum Hilfsantrag 3 ausgeführt, offenbart die Druckschrift NK 11 in der Figur 9\neinen Parameter „Posted CAS_n“. Da „POST“ für „Power-On Self-Test“ steht,\nversteht der Fachmann den Parameter „Posted CAS_n“ so, dass das System beim\nStarten den CAS-Latenzwert einstellt (vgl. NK17, S. 1, zweiter und vierter Abs.).\n\nDabei ist dem Fachmann aus seinem Fachwissen bekannt, dass die CAS-Latenz\nals ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem Beginn der\nDatenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle 11.1 und\nS. 430, Fig. 11.4). Zudem ist für den Fachmann für eine zuverlässige\nDatenübertragung selbstverständlich, dass der Control Unit ASIC der Figuren 2\nund 13 diesen CAS-Latenzparameter berücksichtigt, seine Steuersignale gemäß\ndiesem CAS-Latenzparameter an die Switch ASICs ausgibt und das Timing der\nDatensignale beim Lese- oder Schreibvorgang in den Switch ASICs gemäß diesem\nCAS-Latenzparameter steuert. Somit ergibt sich das Merkmal 1.2.4.4 HA6 für den\nFachmann in naheliegender Weise aus seinem Fachwissen in Verbindung mit der\nNK11.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 8 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.9 Zum Hilfsantrag 9\n\n3.9.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich\noffenbart. Überdies sind das Merkmal 1.2.4.1.2HA2, wie zum Hilfsantrag 2\nausgeführt, und das Merkmal 1.2.4.4HA6, wie zum Hilfsantrag 6 ausgeführt, nicht\nursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 9 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.9.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 9\ndem Fachmann aus der QE4 nahegelegt.\n\nDem Fachmann ist aus seinem Fachwissen bekannt, dass in Computersystemen\nmehrere Speichermodule verwendet werden. So offenbart die Figur 7.5 der\nDruckschrift ZP2 ein Speichersystem mit drei Speichermodulen („DIMM0“,\n\n„DIMM1“, „DIMM2“), wobei die Speichermodule über einen Bus („Bus“) mit einem\nSpeichercontroller („Memory Controller“) verbunden sind (Merkmal 1.2.7HA9). Beim\nLesen oder Schreiben wird jeweils ein Speichermodul angesprochen, wozu unter\nanderem Chip-Select-Signale des Speichercontrollers dienen (vgl. Figur 7.6 der\nZP2). Chip-Select1 spricht DIMM1 und Chip-Select2 spricht DIMM2 an (Merkmal\n1.2.7.1 HA9).\n\nFiguren 7.5 und 7.6 der Druckschrift ZP2\n\nDabei liegt es für einen Fachmann nahe, die lastreduzierenden Schaltungen (Buffer\n100a bis 100d in Figur 5 der QE4) auf dem Modul zu deaktivieren, wenn die Daten\nin ein anderes Modul geschrieben werden (Merkmal 1.2.7.2HA9).\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 9 ist daher wegen fehlender\nerfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52\nAbs. 1 EPÜ).\n\n3.10 Zum Hilfsantrag 10\n\n3.10.1 Das Merkmal 1.2.4.4 HA6 ist, wie zum Hilfsantrag 6 ausgeführt, nicht\nursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 10 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.10.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 10,\nwie zum Hilfsantrag 8 ausgeführt, dem Fachmann aus der NK11 nahegelegt.\n\nDer Anspruch 1 des Hilfsantrags 10 entspricht dem Anspruch 1 des Hilfsantrags 8\nunter Streichung der Merkmale 1.2.4.1.1 HA2 und 1.2.4.1.2 HA2.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 10 ist daher wegen\nfehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.\nArt. 52 Abs. 1 EPÜ).\n\n3.11 Zum Hilfsantrag 11\n\n3.11.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht\nursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2HA2, wie zum Hilfsantrag\n2 ausgeführt, nicht ursprünglich offenbart.\n\nAuch die Merkmale 1.2.5.4.3.1HA11, 1.2.5.4.3.2HA11, 1.2.5.4.4HA11, 1.2.5.6.1HA11, und\n1.2.5.6.2HA11 sind nicht ursprünglich offenbart.\n\nDer NK3 ist lediglich zu entnehmen, dass die Operationen des Multiplexers (508)\nund des Lesepuffers (509) auf zwei Tristate-Puffer aufgeteilt werden können, einer\nzum Freigeben des Werts von Y1 an die Datenleitung (518) und ein anderer zum\nFreigeben des Werts von Y2 an die Datenleitung (518) (vgl. NK3, Abs. [0064]: „In\n\nyet another embodiment, the multiplexer 508 and the read buffer 509 operations\nmay be split over two tristate buffers, one to enable the value from Y1 to the data\nline 518 and another to enable the value from Y2 to the data line 518.“). Somit ist\nder NK3 zum einen kein beliebiger erster Puffer (508), sondern nur ein Tristate-Puffer oder ein Multiplexer zu entnehmen (Merkmale 1.2.5.4.3.1HA11, 1.2.5.4.4 HA11).\nZum anderen weist der Lesedatenpfad einen Multiplexer oder zwei Tristate-Puffer\nauf, um einen Wert von „Y1“ oder von „Y2“ zu lesen (vgl. NK3, Abs. [0064]: „… one\nto enable the value from Y1 to the data line 518 and another to enable the value\nfrom Y2 to the data line 518.“). Somit wird der erfindungsgemäße Erfolg des Lesens\naus dem Pfad „A“ oder Pfad „B“ nur durch den Multiplexer oder eine entsprechende\nAnordnung zweier Tristate-Puffer, um einen Wert von „Y1“ oder von „Y2“ zu lesen,\nerreicht. Bei dem Merkmal 1.2.5.6.1HA11 handelt es sich somit um eine unzulässige\nZwischenverallgemeinerung.\n\nFerner weist der Schreibdatenpfad einen weiteren notwendigen Tristate-Puffer 506\nauf, ohne den der erfindungsgemäße Erfolg des Schreibens in den Pfad „A“ oder\nin den Pfad „B“ nicht erreicht wird (vgl. NK3, Abs. [0063] und Fig. 5) (Merkmal\n1.2.5.4.3.2 HA11). Somit sind nur die Merkmale, wonach ein erster Tristate-Puffer\n504 in Pfad A aktiviert ist und ein zweiter Tristate-Puffer 506 in Pfad B deaktiviert\nist zusammengenommen dem erfindungsgemäßen Erfolg der Pufferanordnung in\nFigur 5 förderlich (vgl. NK 3, Abs. [0063]; Merkmal 1.2.5.6.2HA11). Entsprechend\nsteuert die Logikschaltung 502 nicht nur die Puffer 504 und 509, sondern\nnotwendigerweise auch den Tristate-Puffer 506 (vgl. NK3, Abs. [0063]: „For a write\noperation, during the CAS latency, the control circuit 430, in one embodiment,\nprovides enable control signals to the control logic circuitry 502 of each data\ntransmission circuit 416, whereby the control logic circuitry 502 selects either path\nA or path B to direct the data. Accordingly, when the control logic circuitry 502\nreceives, for example, an \"enable A\" signal, a first tristate buffer 504 in path A is\nenabled and actively drives the data value on its output, while a second tristate\nbuffer 506 in path B is disabled with its output in a high impedance condition.“)\n(Merkmal 1.2.5.4.4HA11 ).\n\nDer Anspruch 1 des Hilfsantrags 11 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.11.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag\n11 dem Fachmann aus der QE4 nahegelegt.\n\nSo offenbart die QE4 auch, dass jede der Lastreduzierungsschaltungen (Buffer\n100a; vgl. Fig. 5, 18) entsprechende Datenpfade und entsprechende Logik (vgl.\nSp. 12, Z. 56: „request and address logic circuit 1840“, vgl. Fig. 18) umfasst, die\ndie Datenpfade als Reaktion auf die Steuersignale des ersten Moduls steuert\n(Merkmal 1.2.5.4 HA11), wobei die jeweiligen Datenpfade jeweilige Lesedatenpfade\nund jeweilige Schreibdatenpfade (vgl. Fig. 18: „RXD“, „TXD“) umfassen (Merkmal\n1.2.5.4.3HA11). Die jeweiligen Lesedatenpfade umfassen erste Puffer (Lesepuffer\nim Transceiver 1894; vgl. Fig. 18) und zweite Puffer (Lesepuffer im Transceiver\n1875; vgl. Fig. 18) (Merkmal 1.2.5.4.3.1 HA11), die jeweiligen Schreibdatenpfade\numfassen dritte Puffer (Schreibpuffer im Transceiver 1875; vgl. Fig. 18) und vierte\nPuffer (Schreibpuffer im Transceiver 1894; vgl. Fig. 18) (Merkmal 1.2.5.4.3.2HA11),\nwobei die jeweilige Logik („request and address logic circuit 1840“) so\nkonfigurierbar ist, dass sie mindestens die zweiten Puffer (Lesepuffer im\nTransceiver 1875) und die vierten Puffer (Schreibpuffer im Transceiver 1894)\nsteuert. Dabei ist für den Fachmann gemäß seinem Fachwissen selbstverständlich,\ndass die mindestens zweiten Puffer (Lesepuffer im Transceiver 1875) und vierten\nPuffer (Schreibpuffer im Transceiver 1894) Tristate-Puffer sind (Merkmal\n1.2.5.4.4HA11), denn gemäß ZP4, S. 636 muss der Fachmann für den\nbidirektionalen Datenbus bidirektionale Puffer verwenden, die aus jeweils zwei\nantiparallel geschalteten Verstärkern mit Tristate-Ausgang bestehen. Die\njeweiligen Lastreduzierungsschaltkreise (Buffer 100a) sind weiterhin konfigurierbar\n(Merkmal 1.2.5.6HA11), um für den Fall, dass es sich bei der Lese- oder\nSchreiboperation um eine Leseoperation handelt, über die ersten Puffer\n(Lesepuffer im Transceiver 1894) ein erstes Datensignal für den Lesevorgang von\nder mindestens einen jeweiligen Speichervorrichtung („Memory Device 101ad“; vgl. Fig. 10) in dem spezifischen der mehreren Ränge zu empfangen, und\n\nein zweites Datensignal für den Lesevorgang über die zweiten Puffer (Lesepuffer\nim Transceiver 1875) an den Speichercontroller zu treiben (Merkmal 1.2.5.6.1 HA11),\nund für den Fall, dass es sich bei der Lese- oder Schreiboperation um eine\nSchreiboperation handelt, ein drittes Datensignal für den Schreibvorgang vom\nSpeichercontroller über die dritten Puffer (Schreibpuffer im Transceiver 1875) zu\nempfangen und ein viertes Datensignal über die vierten Puffer (Schreibpuffer im\nTransceiver 1894) an die mindestens eine jeweilige Speichervorrichtung („Memory\nDevice 101ad“) in der spezifischen der mehreren Ränge (Merkmal\n1.2.5.6.2HA11) zu treiben.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 11 ist daher wegen\nfehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art.\n52 Abs. 1 EPÜ).\n\n3.12 Zum Hilfsantrag 12\n\n3.12.1 Das Merkmal 1.2.6HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht\nursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2HA2, wie zum Hilfsantrag\n2 ausgeführt, nicht ursprünglich offenbart. Ferner sind die die Merkmale\n1.2.5.4.4HA11, 1.2.5.6.1 HA11, und 1.2.5.6.2HA11, wie zum Hilfsantrag 11 ausgeführt,\nnicht ursprünglich offenbart.\n\nDa die in den Merkmalen 1.2.5.4.3.1HA12 und 1.2.5.4.3.2HA12 des Anspruchs 1 nach\nHilfsantrag 12 genannten Puffer den in den Merkmalen 1.2.5.4.3.1 HA11 und\n1.2.5.4.3.2 HA11 des Anspruchs 1 nach Hilfsantrag 11 aufgeführten Puffer\nentsprechen, sind auch die Merkmale 1.2.5.4.3.1 HA12 und 1.2.5.4.3.2HA12 nicht\nursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 12 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.12.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag\n12 dem Fachmann aus der QE4 nahegelegt.\n\nDie Druckschrift QE4 weist in der Figur 18 einen Multiplexer 1830 auf (vgl. QE4,\nSp. 12, Z. 55-56 und Fig. 18). Da der Druckschrift QE4 keine detaillierten Angaben\nzu entnehmen sind, wie der Multiplexer im Detail designt ist, wird der Fachmann\ndiesen Multiplexer mit Tristate-Buffern ausführen, die in Datenbussystemen\nselbstverständlich eingesetzt werden (vgl. ZP4, S. 636) und, wenn deaktiviert, den\nAusgang effektiv trennen (vgl. ZP6, S. 488, linke Spalte, erster Absatz). Dadurch\nweist der Multiplexer 1830 unter anderem einen zweiten Tristate-Puffer im\nLesedatenpfad und einen dritten Tristate-Puffer im Schreibdatenpfad auf. Wie\nbereits zum Hilfsantrag 11 ausgeführt, ist es für den Fachmann selbstverständlich,\ndass die Puffer im Transceiver 1894 Tristate-Puffer sind.\n\nDa der Fachmann den Multiplexer 1830 und den Transceiver 1894 der QE4 somit\nselbstverständlich mit Tristate-Puffern ausführt, umfasst jede der\nLastreduzierungsschaltungen (Buffer 100a; vgl. Fig. 5, 18) entsprechende\nDatenpfade und entsprechende Logik (vgl. Sp. 12, Z. 56: „request and address\nlogic circuit 1840“, vgl. Fig. 18), die die Datenpfade als Reaktion auf die\nSteuersignale des ersten Moduls steuert (Merkmal 1.2.5.4 HA11 ), wobei die\njeweiligen Datenpfade jeweilige Lesedatenpfade („RXD“) und jeweilige\nSchreibdatenpfade („TXD“, vgl. Fig. 18) umfassen (Merkmal 1.2.5.4.3 HA11), wobei\njeder der jeweiligen Lesedatenpfade einen ersten Puffer (Lesepuffer im\nTransceiver 1894; vgl. Fig. 18), einen zweiten Puffer (Tristate-Puffer im Multiplexer)\nund einen ersten Signalpfad zwischen dem ersten Puffer (Lesepuffer im\nTransceiver 1894) und dem zweiten Puffer (Tristate-Puffer im Multiplexer) umfasst\n(Merkmal 1.2.5.4.3.1HA12 ), jeder der jeweiligen Schreibdatenpfade einen dritten\nPuffer (Tristate-Puffer im Multiplexer), einen vierten Puffer (Schreibpuffer im\nTransceiver 1894) und einen zweiten Signalpfad zwischen dem dritten Puffer\n(Tristate-Puffer im Multiplexer) und dem vierten Puffer (Schreibpuffer im\nTransceiver 1894) umfasst (Merkmal 1.2.5.4.3.2 HA12), wobei sich der erste\nSignalpfad und der zweite Signalpfad nicht kreuzen (Merkmal 1.2.5.4.3.3HA12);\nwobei die jeweilige Logik („request and address logic circuit 1840“) so\n\nkonfigurierbar ist, dass sie mindestens die zweiten Puffer (Tristate-Puffer im\nMultiplexer) und die vierten Puffer (Schreibpuffer im Transceiver 1894) steuert,\nwobei mindestens die zweiten Puffer (Tristate-Puffer im Multiplexer) und die vierten\nPuffer (Schreibpuffer im Transceiver 1894) Tristate-Puffer sind (Merkmal\n1.2.5.4.4HA11). Die jeweiligen Lastreduzierungsschaltkreise (Buffer 100a) sind\nweiterhin konfigurierbar (Merkmal 1.2.5.6 HA11), um für den Fall, dass es sich bei\nder Lese- oder Schreiboperation um eine Leseoperation handelt, über die ersten\nPuffer (Lesepuffer im Transceiver 1894) ein erstes Datensignal für den\nLesevorgang von der mindestens einen jeweiligen Speichervorrichtung („Memory\nDevice 101ad“; vgl. Fig. 10) in dem spezifischen der mehreren Ränge zu\nempfangen, und ein zweites Datensignal für den Lesevorgang über die zweiten\nPuffer (Tristate-Puffer im Multiplexer) an den Speichercontroller zu treiben\n(Merkmal 1.2.5.6.1 HA11 ), und für den Fall, dass es sich bei der Lese- oder\nSchreiboperation um eine Schreiboperation handelt, ein drittes Datensignal für den\nSchreibvorgang vom Speichercontroller über die dritten Puffer (Tristate-Puffer im\nMultiplexer) zu empfangen und ein viertes Datensignal über die vierten Puffer\n(Schreibpuffer im Transceiver 1894) an die mindestens eine jeweilige\nSpeichervorrichtung („Memory Device 101ad“) in der spezifischen der\nmehreren Ränge (Merkmal 1.2.5.6.2 HA11) zu treiben.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 12 ist daher wegen\nfehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art.\n52 Abs. 1 EPÜ).\n\n3.13 Zum Hilfsantrag 13\n\n3.13.1 Das Merkmal 1.2.4.1.2 HA2 ist, wie zum Hilfsantrag 2 ausgeführt, nicht\nursprünglich offenbart.\n\nDer Anspruch 1 des Hilfsantrags 13 ist demnach unzulässig, da mit ihm das\nStreitpatent über den Umfang der ursprünglich eingereichten Anmeldung\nhinausgeht.\n\n3.13.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 13,\nwie zum Hilfsantrag 8 ausgeführt, dem Fachmann aus der NK11 nahegelegt.\n\nDer Anspruch 1 des Hilfsantrags 13 entspricht dem Anspruch 1 des Hilfsantrag 8\nunter Streichung des Merkmals 1.2.4.4 HA6.\n\nDas Speichermodul des Anspruchs 1 nach Hilfsantrag 13 ist daher wegen\nfehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art.\n52 Abs. 1 EPÜ).\n\n3.14 Zum Hilfsantrag 14\n\nDer Anspruch 1 des Hilfsantrags 14 ergibt sich aus dem Anspruch 1 gemäß\nHauptantrag, indem das Merkmal 1.2.5.5HA5 ohne die Bezugszeichen (416, 416‘)\naufgenommen wurde.\n\nWie zum Hilfsantrag 8 ausgeführt, ist das Merkmal 1.2.5.5 HA5 in der Druckschrift\nNK11 offenbart.\n\nDamit offenbart Druckschrift NK11 einen Gegenstand mit allen Merkmalen des\nAnspruchs 1 nach Hilfsantrag 14, so dass dieser mangels Neuheit nicht patentfähig\nist (Art. 54 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).\n\nIII.\n\nDie Kostenentscheidung beruht auf § 84 Abs. 2 Satz 1 und Satz 2 Halbsatz 1 PatG\ni. V. m. § 91 Abs. 1 ZPO.\n\nDie Entscheidung über die vorläufige Vollstreckbarkeit beruht auf § 99 Abs. 1 PatG\ni. V. m. § 709 Satz 1 und 2 ZPO.\n\nIV.\n\nRechtsmittelbelehrung\n\nGegen dieses Urteil ist das Rechtsmittel der Berufung gemäß § 110 PatG statthaft.\n\nDie Berufung ist innerhalb eines Monats nach Zustellung des in vollständiger Form\nabgefassten Urteils spätestens nach Ablauf von fünf Monaten nach Verkündung\ndurch einen in der Bundesrepublik Deutschland zugelassenen Rechtsanwalt oder\nPatentanwalt schriftlich oder in elektronischer Form beim Bundesgerichtshof,\nHerrenstraße 45a, 76133 Karlsruhe, einzulegen.\n\nDie Berufungsschrift muss\n\n- die Bezeichnung des Urteils, gegen das die Berufung gerichtet ist, sowie\n- die Erklärung, dass gegen dieses Urteil Berufung eingelegt werde,\n\nenthalten.\n\nMit der Berufungsschrift soll eine Ausfertigung oder beglaubigte Abschrift des\nangefochtenen Urteils vorgelegt werden.\n\nHartlieb Dr. Friedrich Dr. Zebisch Dr. Himmelmann Dr. Kapels","source":null,"source_url":null,"url":"https://recht.nulegal.eu/rechtsprechung/bpatg/2023-03-07/2-ni-23-22","cited_norms":[{"jurabk":"IntPatÜbkG","ref":"Art II § 6","ref_norm":"ii-6","n":5},{"jurabk":"PatG","ref":"§ 83","ref_norm":"83","n":3},{"jurabk":"PatG","ref":"§ 14","ref_norm":"14","n":1},{"jurabk":"PatG","ref":"§ 110","ref_norm":"110","n":1},{"jurabk":"PatG","ref":"§ 81","ref_norm":"81","n":1},{"jurabk":"ZPO","ref":"§ 91","ref_norm":"91","n":1},{"jurabk":"PatG","ref":"§ 99","ref_norm":"99","n":1}],"authoritative_source":null,"attribution":null,"source_info":{"name":"nu:legal Deutsches Recht","operator":"Nulegal GmbH","terms":"https://recht.nulegal.eu/nutzungsbedingungen","attribution":"Source: nu:legal – recht.nulegal.eu","license_url":"https://recht.nulegal.eu/license","url":"https://recht.nulegal.eu/rechtsprechung/bpatg/2023-03-07/2-ni-23-22","retrieved":"2026-10-24 16:32:12.906417+00:00"},"card":{"id":"bpatg/2023-03-07/2-ni-23-22","court":"BPatG","court_id":"bpatg","court_as_stated":"BPatG","panel":"2. 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